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FSM设计 --状态定义 　　设计者可以在使用状态机之前应该定义状态变量的 枚举类型，定义可以在状态机描述的源文件中，也可以在 专门的程序包中。 　【例4.34】状态定义的Verilog HDL描述 parameter [3:0] s1 = 4b0001, s2 = 4b0010, s3 = 4b0100, s4 = 4b1000; reg [3:0] state; FSM设计 --状态机描述规则 　　状态机描述方式： 三进程； 两进程； 单进程； 图4.6给出了下面所用到的 状态机的模型。 图4.6 状态机模型 FSM设计 --状态机描述规则 　1、单进程状态机的实现方法 　如图4.7单进程的mealy状态机所示，采用单进程状态机 描述时，状态的变化、状态寄存器和输出功能描述用一个 进程进行描述。 【例4.35】单进程状态机的Verilog HDL的描述 module v_fsm_1 (clk, reset, x1, outp); input clk, reset, x1; output outp; reg outp; reg [1:0] state; parameter s1 = 2b00; parameter s2 = 2b01; parameter s3 = 2b10; parameter s4 = 2b11; initial begin state = 2b00; end FSM设计 --状态机描述规则 always@(posedge clk or posedge reset) begin if (reset) begin state = s1; outp = 1b1; end else FSM设计 --状态机描述规则 begin case (state) s1: begin if (x1==1b1) begin state = s2; outp = 1b1; end else FSM设计 --状态机描述规则 begin state = s3; outp = 1b0; end end s2: begin state = s4; outp = 1b1; end FSM设计 --状态机描述规则 s3: begin state = s4; outp = 1b0; end s4: begin state = s1; outp = 1b0; end endcase end end endmodule FSM设计 --状态机描述规则 FSM设计 --状态机描述规则 　2、双进程状态机的实现方法 如图4.8所示，与单进程状态机不同的是，采用双进程 状态机时，输出函数用一个进程描述，而状态寄存器和下 一状态函数用另一个进程描述。 【例4.36】双进程状态机的Verilog HDL的描述 module v_fsm_2 (clk, reset, x1, outp); input clk, reset, x1; output outp; reg outp; reg [1:0] state; parameter s1 = 2b00; parameter s2 = 2b01; parameter s3 = 2b10; parameter s4 = 2b11; FSM设计 --状态机描述规则 initial begin state = 2b00; end always @(posedge clk or posedge reset) begin if (reset) state = s1; else FSM设计 --状态机描述规则 begin case (state) s1: if (x1==1b1) state = s2; else state = s3; s2: state = s4; s3: state = s4; s4: state = s1; endcase end end FSM设计 --状态机描述规则 always @(state)