计算机组成实验C课程设计简化计算机系统的设计.docxVIP

《计算机组成实验C》课程设计 适用专业： 电子信息类专业 专 业： 软件工程 班 级： 2班 学 号 姓 名： 指导教师： 实验学期： 2015-2016 ±学期 西南交通大学 信息科学与技术学院 简化计算机系统的设计 实验目的： 通过学习简单的指令系统及其各指令的操作流程，用Verilog HDL 语言实现简单的处理器模块，并通过调用存储器模块，将处理器模块 和存储器模块连接形成简化的计算机系统。 实验内容 1.底层用Verilog HDL语言实现简单的处理器模块的设计。 2?调用存储器模块设计64X8的存储器模块。 顶层用原理图方式将简单的处理器模块和存储器模块连接，形成 简单的计算机系统。 将指令序列存入存储器，然后分析指令执行流程。 预习要求： 1、学习简单指令集。2、学习各指令的操作流程。 实验报告 1?顶层原理图设计文件（BLOCK图） ；resetRlockU^t3jn7.,0]resetclockM_fiata- ；reset Rlock U^t3jn7.,0] reset clock M_fiata-outp..O) opjstat5*2.0] cpuR(3[7..O] cpuR1卩.期 cpuR2[7..O] cpuR3[7..O] cpuA[7..O] cpulR[15..O] overfkw WriaJZ Ujriress[11..O] SEL[2.O] LED7I7..0] j ^OUTPUT I \ cpup^11..O] \ ^f^T_|—cpjA[7..O] \— cpuR3卩训 overflw MlltiiliMII ?”? IIINIIMIIIMII ?”■? IIMli 沁■:—|~Mjxr?sjl1..O] Ipm ram dqO U5res5：5..O] data[7..0| wren address[5..O] clock 2.底层模块的Verilog HDL源程序设计 LIBRARY ieee; USE ieee.std」ogic_1164.ALL; USE ieee.stdjogic_unsigned.ALL; USE ieee.std_logic_arith.ALL; ENTITY cpu IS PORT( M_dataIN std_logic_vector(7 DOWNTO 0); 一输入 M_data_out: OUT std_logic_vector(7 DOWNTO 0); 一输出 cpupc:out std_logic_vector(ll downto 0); -pc 寄存箱菩 cpustatus: out integer RANGE 0 TO 6; 一状态信息，共 7 种 cpuR0,cpuRl,cpuR2,cpuR3,cpuA:out std」ogic_vector(7 DOWNTO 0); cpuIR: out std_logic_vector(15 downto 0); 一存放指令本身 reset: IN stdjogic; 清零信号低电平有效 clock : IN stdjogic; 一吋钟 overflow: OUT std Jogic ; 一溢出 Write_Read: OUT stdjogic; ■■读写信号为写，，0为读 M_address: OUT std」ogic_vector(ll DOWNTO 0); 一地址 12 根，不全用 SEL:buffer STD_L0GIC_VECT0R(2 DOWNTO 0); LED7:0UT STD_L0GIC_VECT0R(7 DOWNTO 0) )； END; ARCHITECTURE zybehavior of cpu IS CONSTANT idle : std」ogic_vector(3 DOWNTO 0):二”0000”； ■■无操作，PC++ CONSTANT load : std_logic_vector(3 DOWNTO 0) :=0001n; —RO-I/PC++ CONSTANT move : std_logic_vector(3 DOWNTO 0) :=0010; -Rx-(Ry);PC++ CONSTANT addx : std_logic_vector(3 DOWNTO 0) :=,,0011u; -Rx - (Rx)+(Ry);PC++ CONSTANT subp : std_logic_vector(3 DOWNTO 0) :=H0100; -Rx - (Rx)+(Ry);PC++ CONSTANT andp : std」ogic_vector(3 DOWNTO 0) :=0101; -Rx - (Rx) and (Ry);PC++ CONSTANT