赛灵思FPGA设计时序约束指引.PDF

手把手课堂: FPGA 10 1 赛灵思 FPGA 设计时序 约束指南 时序约束可以成为设计人员最好的 朋友，能帮助您快速完成设计。 赛灵思中国通讯 期 赛赛灵灵思思中中国国通通讯讯 37 期期 1100 3377 2 手把手课堂: FPGA 10 1 强 其优先级越高 举例来说 时钟网络 作者： ， ， 。 ， Austin Lesea 首席工程师 上的某个一般性PERIOD 约束将被特定 Xilinx Inc. 网络的具有更高优先级的FROM: TO 约 Austin.lesea @ 束所覆盖。 特定 或 FROM: TO （ FROM: THRU: 作为赛灵思用户论坛的定期访客 见 （ TO ）约束在时钟域内任意网络中的重要 ），我注意到新用 性均高于一般性约束。 户往往对时序收敛以及如何使用时序约束 为便于进行约束的优先级排列 可运 ， 来达到时序收敛感到困惑 为帮助 。 FPGA ® 行赛灵思时序分析器（ Design Suite ISE 设计新手实现时序收敛 让我们来深入了 ， 中的静态时序分析工具 并生成时序规 ）， 解时序约束以及如何利用时序约束实现 格迭代报告 即常说的 报告 该报告 ， .tsi 。 FPGA 设计的最优结果。 说明了各约束间是如何迭代的 以及该工 ， 何为时序约束？ 具如何为各约束设置默认优先级。 为保证设计的成功 设计人员必须确 采用PRIORITY 约束关键词可手动 ， 保设计能在特定时限内完成指定任务 要 设置任一时序约束的优先级并使其优先 。 于默认的或预先设定的优先级 这对同 实现这个目的 我们可将时序约束应用于 。