Verilog数字系统设计教程_夏宇闻.ppt

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顶层测试 Verilog 模块 信号模块 xh1( .clock( clk), .reset(rst), .ack(ackn) . . . . .); . . . . . 可综合模块 mysj1(. clock(clk), reset(rst),.ack(ackn) . . .); . . . . . 外围模块 ram1(.read(rd), .write(wrt), .data(databus) . . .); . . . . . endmodule 不同抽象级别的 HDL 模型 系统级 (System Level) 算法级 ( Algorithm Level) 寄存器传输级 (Register Transfer Level) 门级 ( Gate Level) 开关级(Switch Level) 可综合的 Verilog HDL 模型 算法级 ( Algorithm Level) - 部分可综合 寄存器传输级 (Register Transfer Level) - 完全可综合 门级 ( Gate Level) - 完全可综合 开关级(Switch Level) - 用于基本逻辑器件仿真模型的建库 综合工具和要点 综合是把 Verilog HDL源代码通过综合工具, 转变为相应工艺的门级逻辑表示的一个过程; 在综合之前, Verilog HDL源代码的风格必须 经过严格检查,仅仅符合语法不一定能综合; 不同的综合工具性能有差别,支持的Verilog HDL源代码的语法集合和风格也略有差别。 综合工具必须在已知基本逻辑单元库的前提 下,才能进行综合。 仿真和综合工具概述 常用的仿真工具: - Verilog -XL - NC -Verilog - ModelSim - VeriBest - ViewLogic - . . . . . 常用的综合工具: - Synplify - Exemplar - Synopsys Express - Synopsys Designer Compiler - . . . . . 2019 ppt资料 * 欢迎批评指导!! 快乐工作,快乐生活! 感谢您的聆听! ! * * Verilog中reg与wire的不同点 用寄存器 (reg)类型变量生成组合逻辑举例: module rw1( a, b, out1, out2 ) ; input a, b; output out1, out2; reg out1; wire out2; assign out2 = a ; always @(b) out1 = ~b; endmodule a out2 BUFF b INV out1 Verilog中reg与wire的不同点 用寄存器 ( reg )类型变量生成触发器的例子: module rw2( clk, d, out1, out2 ) ; input clk, d; output out1, out2; reg out1; wire out2; assign out2 = d ~out1 ; always @(posedge clk) begin out1 = d ; end endmodule d out2 AND2i1 clk out1 D Q DFF Verilog中两种不同的赋值语句 不阻塞(non-blocking) 赋值语句: always @(posedge clk) begin b = a ; c = b; end clk DFF c D Q D Q a b DFF Verilog中两种不同的赋值语句 阻塞(blocking) 赋值语句: always @(posedge clk) begin b = a ; c = b; end clk DFF c D Q a b 两种不同的赋值语句区别要点 非阻塞(non-blocking) 赋值语句 ( b= a): - 块内的赋值语句

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