基于数字DLL时钟发生器的设计-微电子学与固体电子学专业论文.docxVIP

摘要 摘 要 随着通信技术和集成电路工艺技术的发展，数字信号处理处理和传输的速度 越来越快，对时钟信号质量的要求也越来越高，因而高性能的时钟发生器的研究 是非常必要的。时钟发生器可用于接口电路、微处理器、专用 IC 中。与 PLL 相比， DLL 具有设计简单、良好的稳定性、没有抖动积累等特点，目前，高性能时钟技 术的趋势是采用延迟锁相环(DLL)进行锁相。锁相环在时钟发生器中起着非常重要 的作用，随着高性能时钟技术的发展，DLL 设计方案已成为时钟发生器系统设计 的重要影响因素之一。 本文设计的时钟发生器，基于数字 DLL 的结构和原理，在逻辑设计的算法上 采用了可变 SAR 方案，作为传统 SAR 方案的改进，可变 SAR 方案不但可以像传 统 SAR 方案一样通过对半检索避免谐波锁定问题，而且与传统的 SAR 方案相比， 它减少了锁定时间，方案使用的改进 SAR 单元在对半检索完成后可转化为计数器， 与传统 SARDLL 相比对相位进行更精准的调节，而在 DLL 的计数器控制模式中， 应用了一种三态数字鉴相器，输出时钟的抖动现象得到了抑制。在数控延迟线部 分，格子延迟单元技术解决了传统 DLL 在可调范围、延迟解决与固有延迟三者间 的折中问题，而延迟线的四级延迟结构使格子延迟线在锁定过程中即可产生倍频 所需要的多相时钟，不需要额外的移相网络，降低了硬件复杂度。 本文设计的时钟发生器可对参考时钟为 20MHz~500MHz 的时钟信号进行精准 锁相、倍频和分频，可输出最高频率为 1GHz 的时钟信号。对输入为 100MHz 的 时钟信号锁定时间小于 1μs，并且锁定时间随着时钟频率的升高而减小。由于本设 计的高速、宽频等特点，可作为小抖动、工艺非敏感时钟源。 关键词：DLL 可变 SAR 算法 三态数字鉴相器 格子延迟单元 多相时钟 Abstract Abstract With the development of communications and IC technology, DSP and transfer speed increase greatly, which requires yet more about the quality of clock signal. Consequently, the research for the high-powered clock genetator is extremely essential. Clock generator works for interface circuits, microprocessor and IC. Compared with PLL, DLL is featured as simple design, stability, no jitter accumulations.At present, the development tendency of high performance clock technology is using DLL (delay locked loop). Along with the advancement of the clock technology, the design scheme of DLL becomes one of the important factors which affect the performance of clock generator system. The clock generator presented in this paper based on the architecture and principle of DLL employs the variable successive approximation register-controlled (VSAR) algorithm in logic design. Compared with the conventional SAR algorithm, the VSAR algorithm can reduce the locking time and avoid the harmonic-locking issue. A modified successive approximation register-controlled circuit is adopted in the VSAR scheme. After the binary search is done, the MSAR circuit is converted into a counter to track the PVTL variat