DSP接口效率解析以及提升.docxVIP

　　近几年来，数字信号处理器得到了广泛的应用。 　　由于采用程序空间和数据空间分离的哈佛结构，对程序和数据并行操作，使之成倍地提高了处理速度；再加上流水线技术，使得的指令周期多为10级。 　　而与之配套的外围器件却没有像那样猛地发展。 　　首先，与外围器件之间的速度差异日益显著，大部分外围器件的读写周期在50以上，即使是最快的静态，其读写周期亦为8左右，也只能与50以下的直接接口；其次，一些领域的器件在设计时并没有考虑与接口，以至于不能直接接入总线，如总线控制器1000采用地址总线与数据总线分时复用的总线接口。 　　这使得与许多外部器件难以接口，特别是在与多个外部器件接口或者与总线不兼容的外部器件接口时，常常会出现因接口处理不当而导致接口效率低下的情况。 　　当对外部器件的操作频率很高时，接口效率的高低将对系统的运行速度产生不可忽略的影响。 　　1多个外设的情况当与低速器件接口时，可以通过设置片内的等待状态产生控制寄存器，在相应的程序空间、数据空间或空间产生1～7个等待周期，以使的访问速度能和低速器件相匹配。 　　当在同一空间内既有低速器件又有高速器件时，通常的延时值被设置成与速度最慢的器件相一致，以保证对所有的器件都能进行正确的访问。 　　若对高速器件的操作很频繁，则这种对整个空间的延时将极不合理地降低系统速度。 　　例如，有些系统在程序空间同时扩展有和。 　　而的速度一般远远低于，其访问周期一般为100～200，即使和的访问速度均可达到25，但对整个数据空间进行延时后，也只能以的访问速度100～200对进行访问。 　　在这种情况下，首先应考虑使用软件方法提供效率。 　　其方法是默认的情况下将设置成与高速器件一致，当要访问低速器件时再修改的值。 　　常常对外部件进行连续操作，在这种情况下，软件方法还是比较有效的。 　　但最大问题在于增加了软件负担和不稳定因素。 　　显然，效率最高的情况是，既不需要修改，又能以外部器件本身的速度对它们进行访问。 　　事实上，只要能够产生适当的信号控制的端，就可以达到这个目的。 　　在开始一个外部总线的操作后，会在每一个信号的时钟输出的上升沿时刻对端进行查询，若为低，则保持总线的状态不变，然后在下一个上升沿时刻两次查询，直至查询到为高时结束本次总线访问。 　　下面的设计实例中介绍的硬件等待电路见图1能够实现这个功能。 　　它针对不同的外部器件产生相应的等待信号送到的端，实现硬等待。 　　其核心器件采用了广泛应用的通用逻辑阵列，的引脚定义与图1相对应。 　　使用器件使硬件设计变得简单而灵活，可以完成比较复杂的逻辑关系。 　　例如，频率为50的在数据空间外扩有和各一片，访问周期分别为70和150，地址空间分别为08000～08和09000～09。 　　由的主频可知，对和的访问各需插入3个和7个等待周期。 　　下面给出源文件的关键部分它们使用汇编程序的格式编写0=0+01=01+01+01+012=12+012+012+12+012+012；构成一个三位的二进制计数器；2为最高位、0为最低位；对读信号或写信号的宽度进行计数_=_=151413121+1514131210;为的访问插入3个周期+151413120+1514131+151413122；为的访问插入7个周期图2是一个与写时序对应的时序图，其中在下三角符号标出的时刻，对端进行查询。 　　这种方法能够充分使用硬件的速度，并且对软件是透明的，不会增加编程人员的负担。 　　图3与1000的接口原理图2总线不兼容的情况有一类芯片的总线接口是分时复用的，如总线控制器1000。 　　1000有8位的数据和地址复用的总线，可以和多种直接相连。 　　一次总线操作开始时，总线先传递此次操作访问的地址，在信号将地址锁存后，再进行数据读写。 　　而的数据总线和地址总线被并行地引出，这种并行结构比分时复用的串行结构先进，有着高一倍的带宽。 　　但被设计时并没有考虑过会在芯片外将并行的总线再串行化，也就是没有设计相应的辅助信号来完成这种转换。 　　这使得完全使用硬件方法进行串行转换比较困难。 　　此类问题通常使用软件和硬件配合解决，并不真正地靠硬件进行园，而是把一次总线操作分解成两步。 　　先把此次操作的目标地址作为数据送到总线上，同时通过硬件产生一个锁存信号将其锁存。 　　然后再进行读写操作，读写操作的目标地址就是上一步被锁存的地址。 　　使用这种办法，硬件和软件都不需要进行复杂的变换。 　　唯一的缺点是指令的效率变低了。 　　由于1000的读写周期一般是的指令周期的几倍，一次访问被分解成两次后多消耗的时间不能忽略。 　　还有一个更重要的影响是，这种转换方法在寻址时无法使用的并行寻址功能，必