数字电子钟的设计课件.pptVIP

一、设计任务书;二、设计步骤; 秒信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟通常用晶体振荡器产生的脉冲经过整形、分频获得1Hz、512 Hz 、1024 Hz的秒脉冲。;;利用555定时器设计; 秒、分计数器为60进制计数器，小时计数器为24进制计数器。实现这两种模数的计数器采用中规模十进制集成计数器。使用“置数法”或“清零法”以及利用计数器的级联方法，可实现任意进制的计数器。; 首先将两片十进制集成计数器设置成十进制加法计数器，将第一片计数器的进位输出连到第二片计数器的进位输入，这样两片计数器最大可实现100进制的计数器。现要设计一个60进制的计数器，可利用“置数法”或“清零法”的方法实现。当计数器输出“2Q3Q2Q1Q0、lQ3Q2Q1Q0=0110、0000”时，通过门电路形成一置数脉冲，使计数器归零。此电路可作为秒、分计数器。 ;项目六 ??字电子钟的设计;　　 74LS290功能表 ; （1）二进制计数：将计数脉冲由CP0输入，由Q0输出; （2）五进制计数：将计数脉冲由CP1输入，由Q3 、Q2、 Q1 输出; （3） 8421BCD码十进制计数：将Q0与CP1相连,计数脉冲CP由CP0输入 ; （4） 5421BCD码十进制计数：把CP0和Q3相连，计数脉冲由CP1输入 ; 附：用级联（相当于串行进位）法实现N进制计数器的方法（异步）。 ; ① 构成七进制计数器 ; ② 构成六进制计数器 ;　　计数器的级联是将多个集成计数器（如M1进制、M2进制）串接起来，以获得计数容量更大的N（=M1×M2）进制计数器。 　　一般集成计数器都设有级联用的输入端和输出端。 　　异步计数器实现的方法：低位的进位信号→高位的CP端 ;例：利用两片74LS290构成23进制加法计数器。 ;二片74LS290可构成100以内的计数器;（2） 24进制计数器;二片74LS290可构成100以内的计数器;3．译码显示电路;数码管显示;译码器;数码管与译码器的连接：;4．校时电路; 校“分”、“时”的原理比较简单，采用加速校时。例如分校时使用G2、G3、G4三与非门，当进行分校时时，按下琴键开关K2，由于门G3输出高电平，秒脉冲信号直接通过G2、G4门电路被送到分计数器中，使分计数器以秒的节奏快速计数。当分计数器的显示与标准时问数值相符时，松开K2即可。当松开K2时，门电路G2封锁秒脉冲，输出高电平，门电路G4接受来自秒计数器的输出进位信号，使分计数器正常工作。同理，“时”校时电路与“分”校时电路工作原理完全相同。 ;5. 整点报时电路设计;项目六 数字电子钟的设计;74LS90是TTL系列的十进制计数器，其内部由四个主从触发器和一些附加门电路组成，以提供一个2分频计数器和一个三级的二进制计数器。 此芯片有门控复零输入端及还有门控置9输入端。为了使用其最大计数长度，须将输出端Q0连到B输入端。计数输入脉冲加到输入端A上，则输出为BCD计数，见功能表1。若把Q3连接到输入端A上，输出则为二五混合进制。见表2。这时输入脉冲加在B端，在Q0的输出上可以得到一个十分频的方波。 ;项目六 数字电子钟的设计;74LS90功能表;用两片74LS90组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00—99累加计数。;设计一个数字钟秒位6进制计数器并进行实验。 ; 用两片74LS90组成六十进制加法计数器，输入1Hz连续计数脉冲，进行由00—59累加计数。; 用两片74LS90组成二十四进制加法计数器，输入1Hz连续计数脉冲，进行由00—23累加计数。;计数器74LS90构成的60进制;计数器74LS90构成的24进制;秒 分 时进位脉冲的产生; 调试步骤（一）;秒脉冲发生器;调试步骤（二）;整点报时(五低一高)