试验1VHDL环境准备与上机流程.DOC

VHDL环境准备与上机流程 实验时间：分成两个小组，嵌入式专业1班和2班为第一小组，3班和4班为第二小组。 第一组时间：11月28日周五晚上7点~9点半 第二组时间：11月29日周一晚上7点~9点半 实验地点：明德楼318，EDA实验室。 实验注意事项：机房的Active-VHDL仅有30个License,因此建议大家自己带电脑过去，软件可以从 HYPERLINK ftp://soc:soc@41 ftp://soc:soc@41 或者 HYPERLINK 处下载，然后破解之。这样大家既可以平时在自己的机器上进行实验，在规定的实验时间到机房来检查一下就可以了。 实验要求： VHDL 实验环境的准备 上机流程熟悉 组合逻辑以及时序逻辑验证 组合逻辑 时序逻辑 实验步骤： VHDL 实验环境的准备 步骤可见课本《VHDL与复杂数字系统系统设计》2.5.1和2.5.2节，46页 2.5.1 A 2.5.2 EDIT Plus安装使用（选作） 熟悉上机流程 步骤可见课本《VHDL与复杂数字系统系统设计》2.5.3节~2.5.7节。在了解了流程之后Active-VHDL的工作流程之后进行验证组合逻辑和时序逻辑的验证。 组合逻辑和时序逻辑的验证 验证组合逻辑 以2.5.7半加器实验流程为例 下载半加器源码，地址 HYPERLINK 右上角点击下载书上源程序配套文件，在下载的文档中有半加器的源代码Half_adder，整个文件夹拷贝到工作目录 在Active-VHDL中打开项目文件half_adder.adf 熟悉项目的结构，源代码和测试程序等。在将TestBench文件half_addr_tb设置成顶层模块 编译项目(Compile All) 新建波形文件（Waveform），加入信号到波形 开始仿真(Run) 查看波形。(查看对应的输入以及对应的输出) 大家也可以用书上自带的3-8译码器或者其他程序来进行验证，熟悉一下整个设计的流程。 验证时序逻辑 打开Active-VHDL，打开自带的例子Counter. 熟悉项目的结构，源代码和测试程序等。重点了解时序逻辑和组合逻辑的不同点，在设计的时候需要注意的问题。在将TestBench文件half_addr_tb设置成顶层模块 编译项目(Compile All) 新建波形文件（Waveform），加入信号到波形 开始仿真(Run) 查看波形。(查看对应的输入以及对应的输出) 考核标准： 软件安装 组合逻辑代码编译正确以及功能仿真波形图正确 时序逻辑代码编译正确以及功能仿真波形图正确