fpga交通灯实验报告.docxVIP

fpga交通灯实验报告 　　FPGA课程设计　　交通信号灯控制器　　学院名称专业名称学生姓名学　　号　　指导教　　二〇一四年十二月　　交通信号灯控制器　　一、设计要求　　位于十字路口的交通灯，在A方向和B方向各有红、黄、绿三盏灯，按所列顺序进行循环，交通灯循环顺序见表1所示。其中1表示灯亮，0表示灯灭。　　H:红灯黄灯绿灯红灯黄灯　　二，实验步骤建立工程　　可在欢迎界面点击“CreataNewProject”进入工程建立界面，亦可关闭欢迎界面，点击菜单栏的“File”，点击“NewProjectWizard”进入建立工程界面。右侧为建立工程界面，点击next。　　在此界面选定工程路径，取好工程名，点击“Next”。注意：路径中不能有中文，工程名也不能有中文。　　一直点击“Next”进入器件设置界面，DE2-70　　开发工具采用　　的CycloneII系列的EP2C70F896C6N。点击“Finish”，完成工程建立　　1、点击“File”，点击“New”选择“VerilogHDL”2，点击主界面工具栏中的选择“VerilogHDL”3、写入verilog代码。　　代码如下：　　module　　traffic(Clk_50M,Rst,LedR_H,LedG_H,LedY_H,LedR_V,LedG_V,LedY_V,Seg7_VH,Seg7_VL,Seg7_HH,Seg7_HL,led15);　　parameterS1=2b00;parameterS2=2b01;parameterS3=2b10;parameterS4=2b11;　　inputClk_50M,Rst;　　outputLedR_H,LedG_H,LedY_H,LedR_V,LedG_V,LedY_V;output[6:0]Seg7_VH,Seg7_VL,Seg7_HH,Seg7_HL;outputled15;　　//-------------divfor1Hz-------start----regClk_1Hz;reg[31:0]Cnt_1Hz;　　always@(posedgeClk_50MornegedgeRst)beginif(!Rst)begin　　Cnt_1Hz=)end　　//-----------divfor1Hz------end-----reg[7:0]Cnt30,CntH,CntV,CntHH,CntVV;reg[7:0]　　CntDis,CntDiss;　　//-----------30counterandseg7---start---　　regLedR_H,LedG_H,LedY_H,LedR_V,LedG_V,LedY_V;always@(posedgeClk_1Hz)begin　　end　　begin　　Cnt_1HzNewProjectWizard，新建一个工程。　　2）点击NEXT进入工作目录，第一个输入框为工程目录输入框，用户可以输入如e:/eda等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。用户可以设定如EXP1，一般情况下工程名称与实体名称相同。使用者也可以根据自已的实际情况来设定。　　3）点击NEXT，进入下一个设定对话框，按默认选项直接点击NEXT进行器件选择对话框。如图1-6所示。这里我们以选用CycloneIII系列芯片EP3C40F780C8为例进行介绍。用户可以根据使用的不同芯片来进行设定。首先在对话框的左上方的Family下拉菜单中选取CycloneⅢ，在中间右边的Speedgrade下拉菜单中选取8，在左下方的Availabledevices框中选取EP3C40F780C8，点击NEXT完成器件的选取按默认选项，点击NEXT出现新建工程以前所有的设定信息　　2.编写程序　　选择软件中的菜单FileNew，选择VerilogHDL，新建一个VerilogHDL文件，然后进行程序的编写。　　3、对设计文件进行编译　　QUARTUSII编译器窗口包含了对设计文件处理的全过程。在QUARTUSII软件中选择ProcessingCompilerTool菜单项，则出现QUARTUSII的编译器窗口，需要说明的是在进行设计文件的综合和分析，也可以单独打开某个分析综合过程不必进行全编译界面。当完成上述窗口的设定后，点击START按钮进行设计文件的全编译。如果文件有错，在软件的下方则会提示错误的原因和位置，以便于使用者进行修改直到设计文件无错。整个编译完成，软件会提示编译成功。　　4、管脚分配　　1）在前面选择好一个合适的目标器件，完成设计的分析综合过程，