数字电路课 程设计-第二课讲述说明.pptVIP

*;可编程逻辑器件（Programmable Logic Devices），发展于20世纪70年代，属半定制集成电路； 使用PLD器件，借助EDA设计方法，可以方便、快速地构建数字系统； 任何组合逻辑电路都可以用“与门-或门”二级电路实现； 任何时序逻辑电路都可以由组合逻辑电路加上存储元件（触发器、锁存器构成）； 人们由此提出乘积项可编程电路结构，原理结构如下：;可编程逻辑器件选用Altera公司新一代FPGA器件：CycloneII系列的EP2C 35F484C8； 开发板通过USB Blaster将PC机USB接口与核心板JTAG接口相连，下载目标文件。;*;CP由实验板上的50MHz有源晶振产生；从PLD器件的专用时钟引脚L1输入到器件内部（在QuartusII下进行引脚锁定）， 为计数器提供时钟信号； 由于实验板上所带的连续脉冲CP的频率为50MHz；因此，需要为秒表的计数器设计分频器，将50MHz的连续脉冲分频，得到秒脉冲； 再由秒脉冲作为秒表计数器的计数时钟。 本质上就是用VHDL语言描述模值为50，000，000的计数器。;0-9秒表实际上就是一个10进制计数器。 方法1： 采用VHDL分别描述10进制计数器，当计数值为9时，若再来一个时钟脉冲，计数器回到初值0重新计数 ;计数器产生的BCD数，若要采用数码管显示，还需要设计4-7线译码器。 实验板上带有2个4联共阴数码管,共8位,其公共端低电平有效,通过一片74LS138进行位选控制.;（1）可采用多进程描述的方法，分频器为一个进程，计数器写入另一个进程。将分频器进程中的秒脉冲输出定义为signal，作为计数器进程的敏感信号，驱动计数器进行计数； （2）可采用原理图符号化连接的方法，将分频器和计数器所生成的元件符号在原理图中进行连接，完成顶层次设计。;;;;1. 通过QuartusII建立一个新项目； 2. 建立项目时选CycloneII系列（family）的目标器件（devices）EP2C35F484C8 3. 新建VHDL设计文件，编写VHDL程序，设计分频器、计数器及译码器，并编译通过； 4. 对设计进行引脚锁定，再次编译； 5.连接实验板下载线，将编译所生成的*.sof目标文件下载到FPGA芯片中； 6. 观察运行结果，如不正确，检查设计，调整后重新编译后再次下载后观察，直至结果正确。;建立工程； 根据前面的示例编写ＶＨＤＬ??序； 确认无错后执行全程编译； 建立波形仿真文件，进行时序仿真，观察仿真结果;Led（左起）;*;*;*;启动下载：单击Tools\Programmer,即启动下载界面 在下载界面选择单击Hardware Setup按钮选择下载器，在弹出菜单中双击选择USB-Blaster ，再单击close。;编程下载：在配置文件（*.sof或*.pof）信息窗口处（屏幕右下大半区域），勾选program/configure, 然后单击start按钮，即开始配置/编程；;*;若编程器自身有故障或者未正确连接，则不能编程/配置，底部的信息栏会有红色字体的信息提示，这时需要检查编程器的连接。 解决方法：将下载线与PC机USB连接线断开，插入，重试下载。;若将示例程序中的ＶＨＤＬ程序下载到实验板上观察运行结果，所看到的将是“８”字形的字段，请思考一下这是为什么？ 仔细分析程序中分频器描述的部分，对程序进行修改，重新编译后再次下载，观察是否已正常看到计秒现象． 修改程序，实现9~0到计时显示，并下载到实验板上运行，观察结果是否符合要求。