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verilog全加器实验报告 　　西安邮电學院　　基于Verilog的HDL设计基础　　实验报告　　学院名称：　　学生姓名：专业名称：　　班级：学　　时　　通信与信息工程学院通信工程号：间：XX年11月24日　　实验题目全加器　　一、实验内容　　对一位二进制全加器的设计与验证；再对其进行综合生成网表文件；然后进行后仿真。　　二、技术规范　　1、输入引脚：a,b,c_in；输出引脚：sum,c_out。　　2、功能：这是一位二进制全加器。a,b为输入的两个二进制加数，c_in为低位向本位的借位，sum为全加和，c_out为本位向高位的进位。　　三、实验步骤　　1、在modulesim软件中进行两个一位二进制数的全加器的设计与验证，直到运行结果全部正确；　　2、在Quartus软件中对刚刚完成的计数器进行综合，生成网表文件；　　3、在modulesim软件中对计数器进行进行后仿真。　　四、源代码　　1.设计模块：　　moduleCount4(sum,c_out,a,b,c_in);　　output[3:0]sum;　　outputc_out;　　input[3:0]a,b;　　inputc_in;　　wirec1,c2,c3;　　CountCa0(sum[0],c1,a[0],b[0],c_in);　　CountCa1(sum[1],c2,a[1],b[1],c1);　　CountCa2(sum[2],c3,a[2],b[2],c2);　　CountCa3(sum[3],c_out,a[3],b[3],c3);　　Endmodule　　moduleCount(sum,c_out,a,b,c_in);　　outputsum,c_out;　　inputa,b,c_in;　　wires1,c1,c2;　　xor(s1,a,b);　　and(c1,a,b);　　xor(sum,s1,c_in);　　and(c2,s1,c_in);　　xor(c_out,c2,c1);　　endmodule　　2.激励模块：　　modulejili;　　reg[3:0]A,B;　　regC_IN;　　wire[3:0]SUM;　　wireC_OUT;　　Count4CT_4(SUM,C_OUT,A,B,C_IN);　　initial　　begin　　$monitor($time,A=%b,B=%b,C_IN=%b,---C_OUT=%b,SUM=%b\n,A,B,C_IN,C_OUT,SUM);end　　initial　　begin　　A=4d0;B=4d0;C_IN=1b0;　　#5A=4d3;B=4d4;　　#5A=4d2;B=4d5;　　#5A=4d9;B=4d9;　　#5A=4d10;B=4d15;　　#5A=4d10;B=4d5;C_IN=1b1;　　end　　endmodule　　五、仿真结果及分析　　五、调试情况，设计技巧及体会　　1、程序调试：　　开始时程序一直都编译不出来，总是出现错误，认真修改后，总算是编译成功了，但在SIMULATE时又出现错误？！在同学的帮助下，经过认真的改正，最终修改正确运行成功。之后进行前仿真和形成网表。最后进行在modulesim软件中对计数器进行进行后仿真　　2、后仿真：　　后防真时要注意文件的扩展名及储存路径。尽量保持存储文件名一致。　　3、综合：　　在进行综合生成网表前一定要熟悉掌握每一个选项和步骤。不会的查书看最后在同学的帮助下终于搞定了。　　西安邮电大学　　VerilogHDL大作业报告书学院名称　　学生姓名　　专业名称　　班级电子工程学院电子信息工程　　：：：：　　实验一异或门设计　　一、实验目的　　熟悉Modelsim软件　　掌握Modelsim软件的编译、仿真方法　　熟练运用Modelsim软件进行HDL程序设计开发　　二、实验内容　　my_or，my_and和my_not门构造一个双输入端的xor门，其功能是计算z=x’y+xy’,其中x和y为输入，z为输出；编写激励模块对x和y的四种输入组合进行测试仿真　　1、实验要求　　用VerilogHDL程序实现一个异或门，Modelism仿真，观察效果。　　2、步骤　　1、建立工程　　2、添加文件到工程　　3、编译文件　　4、查看编译后的设计单元　　5、将信号加入波形窗口　　6、运行仿真　　实验描述如下：　　modulemy_and(a_out,a1,a2);　　outputa_out;　　inputa1,a2;　　wires1;　　nand(s1,a1,a