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verilog实验报告,电子表 　　实验报告　　课程名称：硬件描述语言与逻辑综合实验名称：频率可变的任意波形发生器　　学院：　　专业：指导教师：　　报告人：学号：　　实验地点　　实验时间XX/12/18　　一、实验目的　　应用Verilog语言编写频率可调的四种波形发生的程序，加深了解Verilog的编程以及用modlesim进行波形仿真的能力，并通过QUARTUSII进行时序仿真回顾QUARTUEII的操作，加强对这两种软件的实际应用操作能力，同时将这门实验课的理论基础和实践联系起来，培养学生的实践能力和应用能力。　　二、实验原理　　实验程序分为三部分：　　第一、通过计数器实现内置信号分频，并通过外置开关调节频率来控制输出波形的频　　率。　　第二、设定ROM中的数值，将波形数据存储到ROM中。　　第三、设定波形选择开关。　　总体设计方案及其原理说明：　　FPGA　　图1-1系统总体设计方案　　DDS是一种把数字信号通过数/模转换器转换成模拟信号的合成技术。它由相位累加器、相幅转换函数表、D/A转换器以及内部时序控制产生器等电路组成。参考频率f_clk　　为整个合成器的工作频率,输入的频率字保存在频率寄存器中,经Ｎ位相位累加器,累加一次,相位步进增加,经过内部ROM波形表得到相应的幅度值,经过D/A转换和低通滤波器得到合成的波形。p为频率字,即相位增量;参考频率为ｆ_clk;相位累加器的长度为Ｎ位,输出频率ｆ_out为：　　F_out——输出信号的频率；　　N————相位累加器的位数；　　△P———频率控制字；　　F_clk——基准时钟频率。　　图1-2四种波形单周期的取样示意图　　段地址基地址D7D6D5D4D3D2D1D0　　-43-80-5XX1050　　图1-3函数查找表的设计　　三、实验内容　　1.实验编码　　modulezr_dds(f_clk,p,choose,data);//端口设定input[5:0]p;//频率控制字input[1:0]choose;//波形选择inputf_clk;//内置晶振output[7:0]data;　　wire[7:0]data;　　reg[5:0]addr,address;　　reg[5:0]i;　　regf_out;　　initial　　begin　　iverilog实验报告,电子表);　　and(c3,a,c_in);　　实验报告　　课程名称：　　实验项目：　　姓名：专业：　　班级：学号：Verilog数字系统设计实验时钟计算机科学与技术　　计算机科学与技术学院　　201年月日　　实验项目名称：时钟设计　　一、实验目的　　1.掌握VerilogHDL语言的基本运用；　　2.熟悉QuartusⅡ的简单操作；　　3.掌握一个基本EDA工程设计流程；　　4.掌握时钟的设计基本原理。　　二、实验内容　　计数器部分中包含有三个主要计数部分，分别是十进制、六进制以及二十四进制，其中六进制和十进制共同组成六十进制，即实现分和秒的计数，之所以将其分开是便于分别显示个位和十位，通过编写计数器，来计数信号的数量，从而实现时分秒按各自的进制正常计数，同时，将前一时钟单位的进位信号作为下一时钟单位的clk，即从后向前驱动，这样便实现了时钟的正常运转。　　三、实验要点及说明　　1.编写各个模块的VHDL代码并进行编译与波形仿真,仿真无误后生成元件符号。　　2.设计数字钟电路的顶层文件，在顶层文件中调入第一步中生成的元件符号，并根据连接关系将它们连接在一起。　　3.引脚分配，为顶层设计文件中的各个输入输出端口分配芯片相应的引脚。　　4.下载程序到芯片,观看实验现象是否为预想的那样。同时使用清零按键看能否实现清零，时间正常走动情况下通过按键能否实现校时。　　四、实验结果　　下载成功后，拨动开关DP4至髙电平，使六个数码管复位淸零；拨动开关DP4至低电平，数字钟开始自动计，此过程中可以通过1键设置小时数，2键设置分钟数。当秒数满60则进一位,分钟数满60进一位，当显示为23:59:59时，秒数在加一则显示00:00:00,同时指示一天结束的LED灯亮10秒，之后从新计时。　　五、程序代码　　moduleclock(clk,rst,load,data,lamp,de,led_g,st_stop,ledcom);　　//clk-时钟10M，rst-复位，load-初始值设置，st_stop-启动暂停　　inputclk,rst,load,st_stop;　　input[7:0]data;//初始值　　outputlamp;//倒计时结束指示灯　　output[2:0]de;