分频的veriog语言实现.docVIP

分频的Verilog实现 分频：在实际应用中，自己设计的开发板上不会去装多个晶振来产生不同频率的时钟信号，这就要我们在已有的基础上自己来创造设计电路中所需要的时钟信号来，有时候所需要的频率并不是在已有的频率上直接进行简单的整数分频就可以得到的，有时需要进行小数的分频。 在分频的过程中，偶数分频并不困难，若要进行2N次分频的话，只需要计数到N的时候，波形进行翻转就行了，或者在最后一级加一个2分频也可以实现。 下面是我写的一个偶数分频的代码： module div2n(rst,clk,cnt,clk_2n);//偶数次分频 input rst,clk; output clk_2n,cnt; reg [3:0] cnt;//刚开始没有定义计数的位宽仿真的时候老是出现输出为0的现象，看似很简单的程序搞的有些纠结啊 reg clk_2n; always @(posedge clk ) begin if(rst) //若复位信号为高电平则计数清零和输出清零 begin cnt=0; clk_2n=0; end else if(cnt==3)//进行8分频，这里的cnt取不同的值进行其他的分频，若计数到达4时从0开始的输出电平翻转 begin clk_2n=~clk_2n; cnt=0; end else cnt=cnt+1; end endmodule 功能仿真波形以及后仿真波形如下： 从后仿真中可以明显的看出输出时钟信号和输入的标准信号有延迟时间，在计数寄存器中出现了相邻两个数之间的竞争，但是没有出现在时钟的上升沿，不会引起最后实现的错误！ 奇数分频：若奇数分频中不考虑占空比的话，分频代码可以按照偶数分频的思路来写，但是大多数情况下需要考虑的是使占空比设计为50%。若要进行奇数次的分频而且要求占空比为50%可以采用：用两个计数器，一个由输入时钟下降沿触发，一个由输入时钟的上升沿触发，最后将两个计数器的输出进行相或，就可得到。 程序代码： module div7(rst,clk,cout1,cout2,cout); input clk,rst; output cout1,cout2,cout; reg [2:0] m,n;//定义两个中间的计数变量 wire cout; reg cout1,cout2; assign cout=cout1|cout2;//将上升沿和下降沿的输出相或得到占空比为50%的波形 always @(posedge clk)//上升沿触发 begin if(rst) begin cout1=0;m=0;end//当rst为1时复位 else if(!rst) begin if(m==6) begin m=0;end//计数到达7时计数复位 else m=m+1;//其他情况计数器正常计数 if(m==2) cout1=~cout1;//计数到达3时翻转 else if(m==5) cout1=~cout1;//计数器达到6时再翻转 end end always @(negedge clk)//下降沿触发，情况同上 begin if(rst) begin cout2=0;n=0;end else if(!rst) begin if(n==6) begin n=0;end else n=n+1; if(n==2) cout2=~cout2; else if(n==5) cout2=~cout2; end end endmodule 最后仿真波形： 时序仿真波形为： 半整数分频：半整数分频N.5的分频。设计的思想是：比如说要实现2.5分频可以先设计一个模3计数器，再设计一个脉冲扣除电路，加在模3计数器之后，每来3个脉冲就扣除半个脉冲，即可实现分频系数为2.5的半整数分频，采用类似的方法，可以实现任意半整数分配器。脉冲扣除是输入频率与2分频输出异或的结果。 大致的思路可用下图来分析： clk1 =1模N计数器2分频clk2 clkout =1 模N计数器 2分频 clkin 5.5分频代码为 module xfp(clkin,clr,clkout); input clkin,clr; output clkout; reg clkout,clk1; wire clk2; integer count; xor xor1(clk2,clkin,clk1);//将输出2分频时钟与clk2/6分频时钟相异或得到5.5分频 always @(pos