安徽师范大学数计学院《计算机组成原理》教学课件：第四章 主存储器与存储体系.pptVIP

4.1　存储器概述 一.存储器的作用 　　　计算机真正工作的场所是主存（内存），所有驱动程序、操作系统、工作数据、成品/半成品应用程序必须加载到主存中才能由CPU读取。 　　　高速缓存的速度比主存储器快，作为CPU与内存的缓冲区，主要起到平衡CPU与主存这间的速度的作用，有效解决了CPU速度与主存速度的不匹配问题。 　　　辅助存储器（如硬盘、软盘）也称为外存，用来存放暂时不参加运行的程序和数据，以及永久存储信息。辅助存储器的容量很大，但存取速度慢，并且不能为CPU直接访问，必须先将其中信息调入主存后，才能为CPU所访问。　 二.存储器的分类 1.按存储器在计算机系统中的作用分类 （1）高速缓冲存储器（Cache） （2） 主存储器 （3）辅助存储器 2.按存取方式分类 （1）随机存取存储器RAM （2）只读存储器ROM （3）顺序存取存储器SAM（sequential Access Memory） （4）直接存取存储器DAM（Direct Access Memory ） 3.按存储介质分类 （1）磁芯存储器 （2）半导体存储器 （3）磁表面存储器 （4）光存储器 4.按信息的可保存性分类 （1）易失性存储器 （2）非易失性存储器 读（取）操作 ：从CPU送来的地址所指定的存  储单元中取出信息，再送给CPU。 （1）地址-AR-AB　　CPU将地址信号送至地址总线 （2）　Read 　　　CPU发读命令 （3）Wait for MFC 　等待存储器工作完成信号 （4）(AR)-DB-DR 读出信息经数据总线送至CPU 5.主存储器的基本结构 四.存储系统层次结构 　　　为了解决存储容量、存取速度和价格之间的矛盾，通常把各种不同存储容量、不同存取速度的存储，按一定的体系结构组成起来，形成一个统一整体的存储系统。 　　　由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以分为两个层次，其中高速缓冲存储器和主存之间称为Cache-主存层次，主存和辅存间称为主存－辅存层次。 2.主存-辅存层次 ※读操作※ 因为T5、T6通＝＞则A、B点与位线1、位线2相连。 若记忆单元为“1”＝＞A＝0，B＝1。 　＝＞T1通，T2止，则位线1产生负脉冲。 若记忆单元为“0”＝＞A＝1，B＝0 　＝＞ T1止，T2通，则位线2产生负脉冲。 　　这样根据两条位线上哪一条产生负脉冲判断读出1还是0。 ※写操作※ 若要写入“1”，则使位线1输入“0”，位线2输入“1”，它们分别通过T5、T6管迫使T1通、T2止＝＞A＝0，B＝1，使记忆单元内容变成“1”，完成写“1”操作. 若要写入“0”，则使位线1输入“1”，位线2输入“0”，它们分别通过T5、T6管迫使T1止、T2通＝＞A＝1，B＝0，使记忆单元内容变成“0”，完成写“0”操作 在该记忆单元未被选中或读出时，电路处于双稳态，F/F工作状态由电源VDD不断给T1、T2供电，以保持信息，但是只要电源被切断，原存信息便会丢失，这就是半导体存储器的易失性。 3.时序（Intel2114—1K×4位的SRAM） 例:由Intel2114(1K ? 4位)芯片组成容量为4K ? 8位的主存储器的逻辑框图,说明地址总线和数据总线的位数，该存储器与8位字长的CPU的连接关系。 （3）芯片总线（由芯片容量决定） 地址线=log2(1K)=10(位) 数据线=4（位） （4）分组（组内并行工作，Cs连在一起，组间串行工作，Cs分别连接译码器的输出） 组内芯片数=存储器字长/芯片字长 =8/4=2（片） 组数=芯片总数/组内片数=8/2=4（组） （5）地址分配与片选逻辑 二．存储控制 　在存储器中，往往需要增设附加电路。这些附加电路包括地址多路转换线路、地址选通、刷新逻辑，以及读／写控制逻辑等。 在大容量存储器芯片中，为了减少芯片地址线引出端数目，将地址码分两次送到存储器芯片，因此芯片地址线引出端减少到地址码的一半。 3．存储校验线路 计算机在运行过程中，主存储器要和CPU、各种外围设备频繁地高速交换数据。由于结构、工艺和元件质量等种种原因，数据在存储过程中有可能出错，所以，一般在主存储器中设置差错校验线路。 实现差错检测和差错校正的代价是信息冗余。 早期的计算机多采用奇偶校验电路，只有一位附加位，但这只能发现一位错而不能纠正。 由于大规模集成电路的发展，主存储器的位数可以做得更多，使多数计算机的存储器有纠正错误代码的功能(ECC)。一般采用的海明码校验线路可以纠正一位错。 4.6　提高存储器性能技术 　　速度和容量是存储器的两大主要课题，计算机