电子科技大学数字逻辑设计及应用课件 第七章（6）.6.ppt

第7章 时序逻辑设计原理 锁存器和触发器 同步时序分析 同步时序设计 基本概念 组合逻辑电路（combinational logic circuit） 时序逻辑电路（sequential logic circuit） 状态（state）、有限状态机 反馈时序电路（feedback sequential circuit） 时钟同步状态机（clocked synchronous state machine） Mealy型 和 Moore型 锁存器和触发器 几个概念： 时钟（clock）、时钟周期、时钟频率 时钟信号高电平有效 触发沿（clock tick）、占空比（duty cycle） 双稳态元件、亚稳态特性 锁存器（Latch） 触发器（Flip-Flop，F/F） 时钟同步状态机结构 时钟同步状态机分析 由电路图确定激励方程和输出方程（组合电路） 将激励方程代入触发器特征方程得下一状态Q* —— 状态方程（转移方程），时序的 利用状态转移方程、输出方程构造状态/输出表 画出状态图、波形图（可选） 检查电路是否可以自启动 描述电路功能 时钟同步状态机设计 根据命题构造状态/输出表 状态化简（状态最小化） 状态编码（状态赋值） 建立转移/输出表（考虑未用状态的处理） 选择触发器作为状态存储器 得到激励方程和输出方程 画逻辑电路图 第8章 时序逻辑设计实践 SSI型锁存器和触发器 MSI器件：计数器、移位寄存器 其它：文档、迭代、故障和亚稳定性 8.1 时序电路文档标准 一般要求：（P479） 逻辑符号： 边沿触发、主从输出 异步预置（顶端）、异步清零（底端） 状态机描述 文字、状态表、状态图、状态转移列表 时序图及其规范（P481） 8.2 锁存器和触发器 SSI锁存器和触发器 开关消抖 总线保持电路 多位锁存器和寄存器 4位寄存器74x175 8位寄存器 8.4 计数器 模（modulus）：循环中的状态个数 模m计数器（又称 m分频计数器） n位二进制计数器 * * 数字逻辑设计及应用 S-R锁存器、D锁存器 主从式触发、边沿触发 D触发器、T触发器、J-K触发器、S-R触发器 下一 状 态逻辑 F 状态 存储器 时钟 输出 逻辑 G 输入 输出 时钟 信号 激励 当前状态 激励方程 驱动方程 状态方程 转移方程 输出方程 数字逻辑设计及应用 CLOCK 触发器输出 组合电路输出 触发器输入 建立时间容限 保持时间容限 1Q 1Q 2Q 2Q 3Q 3Q 4Q 4Q 1,2C 1D 2D 3,4C 3D 4D 74x375 D锁存器 PR D Q CLK Q CLR 74x74 PR J Q CLK K Q CLR 74x109 PR J Q CLK K Q CLR 74x112 P484图8-3 引脚 +5V SW_L DSW 开关闭合 SW_L DSW 开关 打开 闭合 第1次接触 触点 抖动 SW_L DSW 理想情况 SW_L SW 0 0 1 1 SW_L SW 0 0 1 1 开关闭合 0 0 1 1 SW_L SW 0 0 1 1 SW_L SW 1 1 0 0 SW_L SW DSW 开关闭合 P486 图8-5 问题： 为什么不应该同高速CMOS器件一起使用？ Q QL S Q R Q +5V A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74x138 EN1 EN2_L EN3_L SRC0 SRC1 SRC2 P0 P1 P7 SDATA D Q C Q D Q C Q D Q C Q D Q C Q DIN[3:0] WR DOUT[3:0] RD 回顾： 锁存器的应用 —— 多位锁存器 寄存器（register） 共用同一时钟的多个 D 触发器组合在一起 通常用来存储一组 相关的二进制数。 6位寄存器74x174 P488图8-9 1D 2D 3D 4D CLK CLR_L 74x374（三态输出） P489图8-10 OE 输出使能 74x377 （时钟使能） 74x273 （异步清零） CLK 74x374 （输出使能） 74x377（时钟使能） EN EN’ 二选一多路复用结构 寄存器（register）和锁存器（latch）有什么区别？ 寄存器：边沿触发特性 锁存器：C有效期间输出跟随输入变化 74x374 输出