电子科技大学数字逻辑设计及应用课件 第七章（6）.6.pptVIP

第7章 时序逻辑设计原理 锁存器和触发器 同步时序分析 同步时序设计 基本概念 组合逻辑电路（combinational logic circuit） 时序逻辑电路（sequential logic circuit） 状态（state）、有限状态机 反馈时序电路（feedback sequential circuit） 时钟同步状态机（clocked synchronous state machine） Mealy型 和 Moore型 锁存器和触发器 几个概念： 时钟（clock）、时钟周期、时钟频率 时钟信号高电平有效 触发沿（clock tick）、占空比（duty cycle） 双稳态元件、亚稳态特性 锁存器（Latch） 触发器（Flip-Flop，F/F） 时钟同步状态机结构 时钟同步状态机分析 由电路图确定激励方程和输出方程（组合电路） 将激励方程代入触发器特征方程得下一状态Q* —— 状态方程（转移方程），时序的 利用状态转移方程、输出方程构造状态/输出表 画出状态图、波形图（可选） 检查电路是否可以自启动 描述电路功能 时钟同步状态机设计 根据命题构造状态/输出表 状态化简（状态最小化） 状态编码（状态赋值） 建立转移/输出表（考虑未用状态的处理） 选择触发器作为状态存储器 得到激励方程和输出方程 画逻辑电路图 第8章 时序逻辑设计实践