双向移位寄存器.docVIP

一、课程设计的目的与要求 1．设计目的 熟悉MAXPLUS2/Quartus II软件，掌握软件的VHDL程序输入、程序编译和程序仿真操作； 学习利用VHDL语言设计双向移位寄存器电路程序。 2．设计要求 根据设计正文提出的双向移位寄存器功能设置，实现电路设计。 二、设计正文 双向移位寄存器有三种输入方式：4位并行输入、1位左移串行输入、1位右移串行输入； 双向移位寄存器有一种输出方式：4位并行输出。 双向移位寄存器工作过程如下： 当1位数据从左移串行输入端输入时，首先进入内部寄存器最高位，并在并行输出口最高位输出，后由同步时钟的上跳沿触发向左移位。 当1位数据从右移串行输入端输入时，首先进入内部寄存器最低位，并在并行输出口的最低位输出，后由同步时钟的上跳沿触发向右移位。 双向移位寄存器的输入、输出端口如下： CLR：异步清零输入端； SRSI：串行右移输入端； SLSI：串行左移输入端； A、B、C、D：4位并行输入端； QA、QB、QC、QD：4位并行输出端； S0，S1：两位控制码输入端。 双向移位寄存器的端口功能如下： 当CLR＝0时，4位输出端清0； 当CLK＝0时，4位输出端保持原来状态不变； 当S＝00时，4位输出端保持原来的状态不变； 当S＝01时，允许串行右移输入1位数据； 当S＝10时，允许串行左移输入1位数据； 当S＝11时，允许4位数据从并行端口输入。 VHDL源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ——包含库和程序包 entity double_dir_regt is ——定义实体为double_dir_regt port ( s: in std_logic_vector(1 downto 0); clr,clk,srsi,slsi,a,b,c,d:in std_logic; result: out std_logic_vector(3 downto 0));——设置端口参数输入控制信号s, 时钟clk,并行输入abcd, end double_dir_regt; 输出result ARCHITECTURE rtl of double_dir_regt is signal result1: std_logic_vector(3 downto 0);——设置信号result1使result能作为 输入使用 begin result=result1; process (clk,clr) ——敏感信号为时钟和清零信号 begin if (clr=0)then result1=0000; elsif (clkevent and clk=1)then case s is when 00= ——控制信号为00时实现保持功能 result1(0)=result1(0); result1(1)=result1(1); result1(2)=result1(2); result1(3)=result1(3); when01= ——控制信号为01时实现右移功能 result1(3)=srsi; result1(2)=result1(3); result1(1)=result1(2); result1(0)=result1(1); when10= ——控制信号为10时实现左移功能 result1(0)=slsi; result1(1)=result1(0); result1(2)=result1(1); result1(3)=result1(2); when11= ——控制信号为11时实现并行输入功能 result1(0)=a; result1(1)=b; result1(2)=c; result1(3)=d; end case; end if; ——程序结束 end process; end rtl; 三、课程设计总结 1 1