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数字逻辑电路实验报告 　　数字逻辑电路实验报告　　指导老师:班级:学号:姓名：时间：　　第一次试验　　一、　　实验名称：组合逻辑电路设计　　二、试验目的：　　1、掌握组合逻辑电路的功能测试。2、验证半加器和全加器的逻辑功能。3、、学会二进制数的运算规律。三、试验所用的器件和组件：　　二输入四“与非”门组件3片，型号74LS00四输入二“与非”门组件1片，型号74LS20二输入四“异或”门组件1片，型号74LS86四、实验设计方案及逻辑图：　　1、设计一位全加/全减法器，如图所示：　　电路做加法还是做减法是由M决定的，当M=0时做加法运算，当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位，S为和数，Co为向上的进位；当作为全减法时输入信号A、B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上位的借位。求逻辑函数的最简表达式　　函数S的卡诺图如下：函数Co的卡诺如下：　　化简后函数S的最简表达式为：Co的最简表达式为：　　逻辑电路图如下所示：　　2、舍入与检测电路的设计：　　用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是，电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如图所示：　　求逻辑函数的最简表达式　　函数F2的卡诺图如下：函数F1的卡诺如下：　　化简后函数F2的最简表达式为：F1的最简表达式为：　　逻辑电路图如下所示；　　五、课后思考题　　1、化简包含无关条件的逻辑函数时应注意什么？　　答：当采用最小项之和表达式描述一个包含无关条件的逻辑问题时，函数表达式中的无关项是令其值为1还是为0，并不影响函数的实际逻辑功能。因此，在化简这类逻辑函数时，利用这种随意性往往可以使逻辑函数得到更好的化简，从而使设计的电路达到更简。　　2、多输出逻辑函数化简时应注意什么？　　答：设计多输出函数的组合逻辑电路时，如果只是孤立地求出各输出函数的最简表达式，然后画出相应逻辑电路图并将其拼在一起，通常不能保证逻辑电路整体最简。因为各输出函数之间往往存在相互联系，具体某些共同的部分，因此，应该将它们当作一个整体考虑，而不应该将其截然分开。使这类电路达到最简的关键在于函数化简时找出各输出函数的公用项，以便在逻辑电路中实现对逻辑门的共享，从而使电路整体结构最简。　　六、　　实验感想　　第二次实验　　一、二、　　实验名称：同步时序逻辑电路设计实验目的：　　掌握同步时序逻辑电路实验的设计方法，验证所设计的同步时序逻辑电路，加深对“同步”和“时序”这两个名词的理解。三、实验所用仪器和组件：　　双D触发器组件2片，型号为74LS74　　负沿双JK触发器组件2片，型号为74LS73二输入四与非门组件2片，型号为74LS00二输入四或非门组件1片，型号为74LS02三输入三与非门组件1片，型号为74LS10二输入四异或门组件1片，型号为74LS86六门反向器组件2片，型号为74LS04四、实验设计方案及逻辑图：　　1、同步模4可逆计数器设计　　利用所给组件，设计一个同步模4可逆计数器，其框图如图所示：图中，X为控制变量，当X=0时进行加1计数，X=1时进行减1计数；y2、y1为计数状态；Z为进位或借位输出信号。　　求逻辑函数的最简表达式　　函数D2的卡诺图如下：函数D1的卡诺如下：　　化简后函数D2的最简表达式为：D1的最简表达式为：　　逻辑电路图如下所示；　　实验三加法器的设计与仿真　　班级姓名学号指导老师　　一、实验目的　　熟悉QuartusⅡ仿真软件的基本操作，用逻辑图和VHDL语言设计三态门和一个OC门。　　二、实验内容　　1．用逻辑图和VHDL语言设计全加器；2．利用设计的全加器组成串行加法器；3．用逻辑图和VHDL语言设计并行加法器。　　三、实验原理　　PS：逻辑电路的原理、通过实验实现逻辑的原理　　1．全加器　　用途：实现一位全加操作　　逻辑图　　真值表　　由x,y,cin输入信号0、1两种信号，s输出加法结果，若值大于2，进位，cout显示1。若x,y,cin输入的值分别为0、1、1，s输出0，cout输出1，读作10，是2的意思。　　2．四位串行加法器　　逻辑图　　由x0、x1、x2、x3、y0、y1、y2、y3和cin输入信号，s0、s1、s2、s和3cout共同输出其加法值。　　四、实验方法与步骤　　实验方法：　　采用基于FPGA进行数字逻辑电路设计的方法。　　采用的软件工具是Quartus