可能的高介电系数介电层与金属闸极制程.PPT

電子電路構裝 12月作業 通訊四甲 李忠憲 高介電係數介電層與金屬閘極的製程選擇：閘極先製還是閘極後製？ 自從MOS元件在40年前問世以來，閘極氧化層材料就是使用SiO2。直到130奈米製程時，等效氧化層厚度一直是以每世代0.7倍的速率向下微縮。然而，當進展到90與65奈米製程時，由於氧化層厚度已經變得太薄，嚴重的漏電問題使得閘極氧化層向下微縮的速率不得不變緩。 圖一：Intel的技術藍圖。導入高介電係數介電層與金屬閘極技術使閘極氧化層能繼續向下微縮，而且還能降低閘極漏電流。導入高介電係數介電層與金屬閘極技術不但使得電晶體能像往常一樣微縮，而且由於降低了閘極漏電流，使得待機功率亦隨之降低。以Intel的技術發展藍圖（圖一）為例，在45奈米製程導入高介電係數介電層與金屬閘極技術，不但使得閘極氧化層能繼續微縮，而且使得閘極漏電流降低10倍以上。從元件的觀點來看，導入高介電係數介電層與金屬閘極所造成的效能提升來自於兩個層面。由長通道的近似方程式來看；導入高介電係數介電層與金屬閘極後，由於高介電係數介電層的介電係數（ε0）比SiO2的介電係數高，而且使用金屬閘極能導致Tinv變小（抑制多晶矽的空乏效應），這使得閘極電容提升，因而導致驅動電流增加。 最近，聯電發表了一個複合式的高介電係數介電層與金屬閘極製程，對NMOS採用閘極先製製程，而對PMOS採用閘極後製製程。這樣的複合製程可以克服閘極先製製程在很薄的等效氧化層時，PMOS電晶體臨界電壓過高的問題，同時也可以簡化需要多次化學機械研磨步驟與雙重金屬閘極沉積的閘極後製製程。然而，這個製程和Intel的45奈米製程一樣，也是先沉積高介電係數薄膜。除非高介電係數材料的熱安定性有大幅的改善，不然這個製程應該是難以沿用到32奈米及以下的製程。在先進製程中，隨著等效氧化層厚度減薄，元件的可靠度與載子遷移率經常大幅衰減。閘極後製製程最被質疑的地方就是它的製程複雜度。在Intel所發表的文章中就提到了製作雙重金屬閘極需要使用一些要求非常嚴苛的化學機械研磨步驟。為了保持足夠的製程容許範圍，元件的設計必須採用更多的限制性設計規則（RDRs），例如閘極都排列在同一方向的一維設計。然而，在28奈米及22奈米製程時，由於受到微影技術的侷限，佈局的限制也將會越來越多。因此，有著較高設計彈性的閘極先製製程可能隨著越來越多的限制性設計規則被採用而逐漸消失。 * A：電容面積(WxL), ε0：真空中的介電係數然而，即使元件的驅動電流增加，高時脈下的性能反而會因閘極電容變大而變差。為了降低使用高介電係數介電層與金屬閘極的負面影響，必須同時減低電晶體的閘極長度。如同圖二所示，由於本質上高介電係數介電層與金屬閘極對靜電的控制優於Poly/SiON，降低使用高介電係數介電層與金屬閘極而產生的負面影響是很容易實現的。 圖二：由於高介電係數介電層與金屬閘極對靜電的控制較佳，採用此製程能得到更高的驅動電流。研究人員已投入10年以上的時間致力於高介電係數材料的開發。在考慮閘極氧化層所需求的各項特性（例如；位障高度、介電係數、熱安定性、介面性質、與金屬電極的相容性）之後，含鉿（例如HfSiO 與 HfO2）的高介電係數薄膜是最佳的選擇。至於金屬閘極，由於不同的製程參數會大幅影響有效功函數（EWF），在材料的選擇上就尚未達成定論。而在眾多列入考量的材料中，接近中能階的氮化金屬（例如氮化鈦或氮化鉭）是最有可能的選項。 可能的高介電係數介電層與金屬閘極製程在開發高介電係數介電層與金屬閘極製程的早期，利用多晶矽閘極將金屬電極層完全矽化（FUSI）的製程相當被期待。由於製程相容性高，此一製程看似相當有機會。然而，由於難以控制金屬矽化物以達成低臨限電壓元件的要求，此一製程最終還是被放棄了。我們現在還有兩種可能的選項：閘極先製（通常稱為MIPS，在多晶矽閘極與高介電係數介電層之間夾入金屬層）與閘極後製（也稱為RMG，置換金屬閘極）。「先製」與「後製」是指金屬電極層是在高溫退火之前或之後沉積。 圖三：不論金屬閘極的厚度是2奈米還是10奈米，當等效氧化層的厚度變薄時，MIPS 的有效功函數都會降低至接近接近中能階的水準。 閘極先製的製程最早是由三星和IBM主導的Fishkill聯盟開發的。藉由分別在PMOS電晶體上覆蓋薄薄的一層氧化鋁與在NMOS電晶體上覆蓋薄薄的一層氧化鑭，產生偶極來控制臨界電壓。然而，這種製程有熱安定性的疑慮。經過後續的熱製程，可能會產生臨界電壓飄移與二氧化矽再成長到閘極氧化層中的現象。如圖三所示，這個問題在等效氧化層厚度越薄的PMOS電晶體上就越發顯著。顯然的，在很薄的等效氧化層的狀況下，使用閘極後製製程的有效功函數比閘極先製製程高出許多（意即使用閘極後製製