数字逻辑电路-触发器介绍.pptVIP

1、时钟电平控制，无约束问题 在CP=1期间，若D=1，则Qn+1=1；若D=0，则Qn+1=0，即根据输入信号D取值不同，触发器既可以置1，也可以置0。 由于电路是在同步RS触发器基础上经过改进得到的，所以约束问题不存在。 2、 CP=1时跟随，下降沿到来时才锁存 CP=1期间，输出端随输入端的变化而变化；只有当CP脉冲下降沿到来时才锁存，锁存的内容是CP下降沿瞬间D的值。 二、主要特点 (4-*) 三、集成同步 D 触发器 1. TTL：74LS375 CP D Q G1 Q G3 R S G2 G4 1 1 1 G5 R S +VCC 74LS375 1D0 1LE 1D1 2D0 2LE 2D1 1Q0 1Q0 1Q1 1Q1 2Q0 2Q0 2Q1 2Q1 1 4 7 9 12 15 2 3 6 5 10 11 14 13 Q1 Q1 Q2 Q2 Q3 Q3 Q4 Q4 – – – – D1 CP1、2 D2 D3 CP3、4 D4 8 16 (4-*) 2. CMOS：CC4042 C D G1 Q G3 G2 G4 1 TG Q TG 1 1 1 C G5 G6 CP 1 1 =1 POL 0 CP CP CP CP 1 CP CP CP = 1 ? 保持 CP = 0 ? D CP = 1 ? D CP = 0 ? 保持 POL＝1时，CP＝1有效，锁存的内容是CP下降沿时刻D的值； POL＝0时，CP＝0有效，锁存的内容是CP上升沿时刻D的值。 POL是CP极性控制信号。 当POL=0时，C=CP、C=CP；当POL=1时，C=CP、C=CP。 (4-*) +VCC D0 D1 D2 D3 CP POL Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 4 7 13 14 5 6 3 2 9 10 12 11 15 1 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 – – – – D0 D1 D2 D3 CP POL 8 16 VSS CC 4042 D CP POL Qn Qn+1 注 ? 0 1 0 ? 0 1 1 0 1 1 ? 1 1 1 ? 0 0 0 ? 1 0 0 ? ? 1 0 0 ? 1 0 1 0 1 0 1 0 1 0 1 保持 接收 接收 保持 特性表 真值表 D CP POL Q 注 D 0 0 D ? 0 D 1 1 D ? 1 D 锁存 D 锁存 接 收 CP 上升沿锁存 接 收 CP 下降沿锁存 (4-*) 状态图 波形图 同步D触发器的特性方程： 0 1 0/ 1/ D=1/ 0/ CP D Q Q CP=1，Q跟随D变化；CP下降沿锁存。 (4-*) 集成同步D触发器引脚图 (a) 74LS375 的引脚图 16 15 14 13 12 11 10 9 74LS375 1 2 3 4 5 6 7 8 V CC 4 D 4 Q 4 Q 2 G 3 Q 3 Q 3 D 1 D 1 Q 1 Q 1 G 2 Q 2 Q 2 D GND (b) CC4042 的引脚图 16 15 14 13 12 11 10 9 CC4042 1 2 3 4 5 6 7 8 V DD 4 Q 4 D 3 D 3 Q 3 Q 2 Q 2 Q 4 Q 1 Q 1 Q 1 D CP POL 2 D V SS CP1、2 CP3、4 POL＝1时，CP＝1有效，锁存 的内容是CP下降沿时刻D的值； POL＝0时，CP＝0有效，锁存 的内容是CP上升沿时刻D的值。 (4-*) 作业题 P274 题4.2 题4.3 (4-*) 一、填空题 1、同步RS触发器：CP＝0时输出端Q和Q的状态(