基于FPGA技术实现62256Sram芯片的读写控制及校验器的QuartusII程序设计.docxVIP

EDA实验实验报告 ~ PAGE 6 ~ EDA实验报告 基于FPGA技术实现62256 Sram芯片的读写控制及校验器的Quartus II程序设计 指导教师： 学号姓名： 实验小组成员： 一、实验目的及程序设计性能要求： 如右图所示，为62256芯片关键图，管脚功能介绍如下： A0 – A14????????地址总线(Address) D0 /D7??????????输入/输出口(Input/output) CS???????????????????端口选择(Chip select) WE?????????????????输入始能(Write enable) OE??????????????????输出始能(Output enable) VCC???????????????电源始能(Power supply) VSS?????????????????接地(Ground) 性能要求：进行芯片进行工作室，CS，OE端口应置低电平。进行写操作时，WE端口信号应为负脉冲，进行读操作时WE端口应置高电平。 所需设计的控制校验功能如下：正确输出62256芯片所需的使能端信号。在进行校验工作时，正确的控制读写控制端口WE的电平状态，并顺利输入与输出地址信号及数据信号，并进行实时校验。校验的具体要求是，共分为两步：第一，向62256芯片中输入地址与数据信号，其中奇数地址输入55，偶数地址输入AA。直到向所有内存（32KB）中写入数据后，进行读操作。此时将读入的数据与芯片内实时运算的，内存中应该有的数值进行比较，若值相同则输出为1，否则输出为0。 第二步基本与第一步相同，只需改变奇地址输入为AA，偶地址输入为55。 二、程序设计部分 1.设计方案框图： 数据时钟信号 数据 时钟信号 校验结果 校验结果 控制 地址 SRAM62256 存储器 校验 电路 复位控制 2.程序状态转移图： Addr=2fh/DoutAddr=2fhA Addr=2fh/Dout Addr=2fh Addr2fh Addr2fh 3.程序流程图： 初始化 初始化 检验步数Q 检验步数Quan=0 YNNNwr 负脉冲addr=addr+1奇地址data_reg=55 Y N N N wr 负脉冲 addr=addr+1 奇地址data_reg=55 偶地址data_reg=AA wr=1 addr=addr+1 奇地址data_reg=55 偶地址data_reg=AA addr2fh addr2fh data=data_reg 验证正确dout=1 验证错误dout=0 结束 Y Y Y N N N wr 负脉冲 addr=addr+1 奇地址data_reg=AA 偶地址data_reg=55 wr=1 addr=addr+1 奇地址data_reg=AA 偶地址data_reg=55 addr2fh addr2fh data=data_reg 验证正确dout=1 验证错误dout=0 结束 Y Y Y N 4．Verilog HDL程序源代码： module wyw(clk, addr , wr, ce, oe, data, dout,areset,data_reg, realaddr); inout[7:0] data; input areset; input clk; output wr,oe,ce; output[14:0] addr; output dout; output [7:0] data_reg; reg[14:0] addr; output[14:0] realaddr; reg[14:0] realaddr; wire[7:0] data; wire ce=0; wire oe=0; reg wr; reg dout; parameter Idle=3h0, Write_begin=3h1, Write_end =3h2, Read_begin =3h3, Read_end =3h4; reg qiuyu; reg quan; reg[2:0] STATE; reg[7:0] data_reg; //程序输入输出端口及状态定义 assign data=wr?data_reg:8hzz; //定义双向数据端口data的值 always @(posedge areset or posedge clk ) //时钟上升沿激励及异步复位 begin if (areset) //异步复位设置 begin