EDA课设八位乘法计数器.docVIP

河北科技大学 课程设计报告 学生姓名： ** 学 号： ** 专业班级： **** 课程名称： EDA技术课程设计 学年学期： 2016 —2017 学年第 2 学期 指导教师： 武瑞红 寇平勉 2 0 17 年 6 月 课程设计成绩评定表 学生姓名 ** 学 号 *** 成绩 专业班级 *** 起止时间 2017.6.19——2017.6.30 设计题目 八位乘法计数器 指 导 教 师 评 语 指导教师： 年 月 日 目录 课程设计目的 课程设计原理 课程设计内容 课程设计结果 心得体会 课程设计目的 该乘法器是有由8位加法器构成的以时序方式设计的8位乘法器，采用逐项移位相加的方法来实现相乘。用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。直到所有的部分积都被加过一次。 下面分解8位乘法器的层次结构，分为以下4个模块： = 1 \* GB3 ①右移寄存器模块：这是一个8位右移寄存器，可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。 = 2 \* GB3 ②加法器模块：这是一个8位加法器，进行操作数的加法运算。 = 3 \* GB3 ③1位乘法器模块：完成8位与1位的乘法运算。 ④锁存器模块：这是一个16位锁存器，同时也是一个右移寄存器，在时钟信号的控制下完成输入数值的锁存与移位。 按照上述算法，可以得到下图所示之框图和简单流程图。图中8位移位寄存器reg_8存放乘数a，从a的最低位开始，每次从reg_8中移出一位，送至1×8位乘法器multi_1中，同时将被乘数加至multi_1中，进行乘法运算，运算的结果再送至8位加法器adder_8中，同时取出16位移位寄存器reg_16的高8位与之进行相加，相加后结果即部分积存入reg_16中，进行移位后并保存。这样经过8次对乘数a的移位操作，所以的部分积已全加至reg_16中，此时锁存器reg_16存放的值即所要求的积。 课程设计原理 该乘法器是有由8位加法器构成的以时序方式设计的8位乘法器，采用逐项移位相加的方法来实现相乘。用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。直到所有的部分积都被加过一次。 下面分解8位乘法器的层次结构，分为以下4个模块： = 1 \* GB3 ①右移寄存器模块：这是一个8位右移寄存器，可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。 = 2 \* GB3 ②加法器模块：这是一个8位加法器，进行操作数的加法运算。 = 3 \* GB3 ③1位乘法器模块：完成8位与1位的乘法运算。 ④锁存器模块：这是一个16位锁存器，同时也是一个右移寄存器，在时钟信号的控制下完成输入数值的锁存与移位。 按照上述算法，可以得到下图所示之框图和简单流程图。图中8位移位寄存器reg_8存放乘数a，从a的最低位开始，每次从reg_8中移出一位，送至1×8位乘法器multi_1中，同时将被乘数加至multi_1中，进行乘法运算，运算的结果再送至8位加法器adder_8中，同时取出16位移位寄存器reg_16的高8位与之进行相加，相加后结果即部分积存入reg_16中，进行移位后并保存。这样经过8次对乘数a的移位操作，所以的部分积已全加至reg_16中，此时锁存器reg_16存放的值即所要求的积。 开始 输出结果 开始 输出结果 开始信号到来，置newstart为1寄存器 开始信号到来，置newstart为1 寄存器reg_16置0 时钟上升沿到来， 寄存器reg_8置乘数a 时钟下降沿，置newstart为零 16位移位寄存器reg_16 8位加法器adder_8 8位加法器adder_8 时钟、清零、移位控制信号，控制移位、清零或锁存 时钟、清零、移位控制信号，控制移位、清零或锁存 被乘数b1 被乘数b 1×8位乘法器multi_1 reg_8移出1位后与被乘数放入multi_1中进行乘法运算，结果送至adde_8 reg_8移出1位后与被乘