EDA课程设计数字频率计.docxVIP

EDA课程设计报告 题 目：数字频率计 姓 名： 院 系： 电气学院 专 业：电子信息工程 指导教师： 完成时间：2012年6月5日 1课程设计题目、内容与要求 1.1设计内容 1.2具体要求 2系统设计 2. 1设计思路 2. 2系统原理与设计说明 3系统实现 4系统仿真 5硬件验证（操作）说明 6总结 7参考书目 1课程设计题目、内容与要求 1?1课程设计的题目：数字频率计设计 1?2课程设计内容： 设计一个能测量方波信号的频率计； 测量范围是0-999999HZ； 结果用十进制数显示。 2系统设计 2.1设计思路： 2. 1.1数字频率计是一种用十进制数字显示被测信号频率的数字测量仪器.它的 基本功能是测量方波信号及其他各种单位吋间内变化的物理量。本数字频率计釆 用自顶向下的设计思想，通过闸门提供的Is闸门时间对被测信号进行计数及测 出的被测信号的频率，测出的频率再通过译码器译码后输出给显示器显示。根据 系统设计的要求，数字频率计的电路原理框图如下： 图1 数字频率计电路原理框图 2.2系统原理与设计说明 系统各个模块的功能如下： 2. 2?1标准时钟发生电路模块 借用实验板上标准吋钟发生电路，为计数闸门控制电路提供一个标准8Hz信号。 2. 2. 2计数器闸门控制电路模块 计数器闸门控制电路就是产生三个控制信号，即计数器复位信号、4位十进制计 数器允许计数信号、锁存信号。 2. 2. 3锁存电路模块 锁存电路就是为了让LED数码管在信号来临之前保持计数值不变。 2. 2. 4计数器复位电路模块 计数器复位电路是让频率计恢复到计数初始态。 2. 2.5 LED数码管驱动电路模块 LED数码管驱动电路就是为LED数码管提供驱动电压。 3系统实现 片选信号。CLK SEL[2.? 0] 片选信号。 CLK SEL[2.? 0] 此部分先讲各个模块再讲模块联调的实现。 3.1各部分模块的源程序 (1)模块FEN见图1. 1 ,通过对4MHz时钟 进行分频以获得0.5 Hz时钟，为核心模块 C0RNA提供1 s的闸门时间。 library ieee; use ieee? std_logic_l164. all; entity fen is port (elk:in std logic; q:out std_logic); end fen; architecture fcn_arc of fen is begin process (elk) variable ent: integer range 0 to 3999999; variable x:std logic; begin if elk1event and clk=， T then if cnt3999999 then ent:=cnt+l; else ent:=0; x:=not x; end if; end if; q〈二 x; end process; end fen arc; library iccc; use ieee?std logic 1164.all; use iooo. std_logic_unsigncd.all; entity selx is port (elk:in std_logic; scl:inout std_logic_vcctor(2 downto 0)); end selx; architecture scl_arc of scxl is begin process(elk) variable ent:std_logic_vcctor(2 downto 0)； begin if elk event and clk=，1’ then ent:=cnt+l; end if; sel=cnt; end process; end scl_arc; ⑶核心模块CORNA见图1.3,该模块是整个 程序的核心，它能在1 s的闸门时间里完成 对被测信号频率计数的功能，并通过选择输出 ⑵模块SEL见图1.2,该模块产生数码管的 数据实现自动换档的功能。 if c.3z，100rzthen CORNA ALM — CLR Q3[3- SIG Q2[3- ? OJ DOOR QXC3- ? OJ QOC3- ? OJ DANG[3■ ? OJ 1i brary ieee; use ieee. std」ogic_ 1164. al I; use ieee. std logic_ unsigned. al 1; entity corna is port (clr, sig, door:in std logic; alm:out std_logic; q3, q2, ql, qO, dang:out std logic_ vector (3