组和逻辑电路.ppt

n线—2n线译码器有2n个代码组合，包含了n变量函数的全部最小项。即n位二进制译码器给出n变量的全部最小项; 当译码器的使能端有效时，每个输出（一般为低电平输出）对应相应的最小项,即 。 用译码器设计组合逻辑电路 1. 基本原理 将函数的输入变量加至译码器的地址输入端，并在输出端辅以少量的门电路，便可以实现逻辑函数。 译码器的实际应用（三） 例：用74HC138设计一个多输出的组合逻辑电路，输出逻辑函数式为： ①写出函数的标准与或表达式（最小项之和），并变换为与非-与非形式 ； ②画出用二进制译码器和与非门实现这些函数的接线图。 2.一般步骤： 例：请用一片74HC138译码器和两个多输入与非门构成函数发生器，其输出逻辑函数为： 解：① 先将函数转换成标准与或式，再转化为与非－与非式 ②画逻辑电路 例：试利用3线－8线译码器74LS138设计一个多输出的组合逻辑电路。输出的逻辑函数式为： 解：①最小项之和形式 ②化为与非－与非式 ③画逻辑电路 多输入 一输出 选择 数据选择器又称多路选择器(Multiplexer, 简称MUX)。每次在地址输入的控制下，从多路输入数据中选择其中的某一个信息传送或加以处理。 4.3.3 数据选择器 一、“双四选一” 74HC153的电路结构及工作原理 数据输入端 地址输入端 选通控制端 数据输出端 S 4选1数据选择器逻辑符号 0 0 0 0 S D3 1 1 D2 1 0 D1 0 1 D0 0 0 Y A1 A0 0 × × 1 功能表 S：选通控制端。 S=0时，数据选择器工作；S=1时，Y=0输出无效。 用两个“四选一”组成“八选一”数据选择器 A2 A1 A0 Y 0 00 ～ 11 D0～D3 1 00 ～ 11 D4～D7 数据选择器的实际应用—之一 A0 A1 A2 Y 八选一框图 A2A1A0 输出 0 0 0 Y=D0 0 0 1 Y=D1 0 1 0 Y=D2 0 1 1 Y=D3 1 0 0 Y=D4 1 0 1 Y=D5 1 1 0 Y=D6 1 1 1 Y=D7 8选1数据选择器的逻辑表达式： 8选1数据选择器74LS151逻辑电路图 特点：输出端为互补形式 用数据选择器设计组合电路 将A1、A0作为2个输入变量，同时令D0~D3为第三个输 入变量的适当状态（原变量、反变量、0、1），就可在数 据选择器的输出端产生任何形式的3变量组合逻辑函数。 基本原理 具有n位地址输入的数据选择器，可产生任何形式的输入 变量不大于n+1的组合函数 数据选择器的实际应用—之二 【例4.3.5】 例：试用4选1数据选择器74LS153实现如下逻辑函数的组合逻辑电路。 解：逻辑函数变形为最小项之和形式 比较两式 可得： D0=0，D1=1，D2=1，D3=1 4选1数据选择器的输出逻辑函数式 ： ①半加器：不考虑低位进位将两个一位二进制数A和B相加 一、一位加法器 半加和 向高位的进位 半加器真值表 ? CO S CO A B 半加器逻辑符号 =1 A B S C O 半加器电路图 4.3.4 加法器 ②全加器：需考虑低位进位将两个一位二进制数A和B相加。 全加器真值表 全加和 向高位的进位 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 CO S CI B A =1 =1 ≥1 ≥1 A B CI S CO 全加器逻辑电路 ? CO S CO A B CI CI 全加器逻辑符号 双全加器74LS183的1/2逻辑电路图 二、多位加法器：两个多位二进制数相加。 ① 4位串行进位加法器 首先求最低位的和，并将进位向高位传递，由低向高逐次求各位的全加和，并依次将进位向高位传递，直至最高位。每一位的相加结果都必须等到低一位进位产生以后才能建立，传输延迟时间长（最差需要经过4个全加器的延迟时间）。 1 1 0 1 1 0 1 1 CO S3S2S1S0 =11000 如何用1位全加器实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =? ②超前进位加法器 基本思想:在加法运算前，根据进位COi是Ai-1,Ai-2,......,A0及Bi-1,Bi-2,......, B0的函数关系,设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号CIi ，而无需等待最低位的进位信号，这样一次就可以完成整个加