第10章VHDL基本语句.ppt

习 题 KX康芯科技 PROCESS (a，b，c，d) BEGIN IF a= 0 AND b=1 THEN next1 = 1101 ； ELSIF a=0 THEN next1 = d ； ELSIF b=1 THEN next1 = c ； ELSE Next1 = 1011 ； END IF； END PROCESS； 10-7. 将以下程序段转换为WHEN_ELSE语句： 10-6. 比较CASE语句与WITH_SELECT语句，叙述它们的异同点。 习 题 KX康芯科技 程序1： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY EXAP IS PORT ( clk,a,b : IN STD_LOGIC; y : OUT STD_LOGIC ); END EXAP ; ARCHITECTURE behav OF EXAP IS SIGNAL x : STD_LOGIC; BEGIN PROCESS BEGIN WAIT UNTIL CLK =1 ; x = 0; y = 0; IF a = b THEN x = 1; END IF; IF x=1 THEN y = 1 ; END IF ; END PROCESS ; END behav; 10-8. 说明以下两程序有何不同，哪一电路更合理？试画出它们的电路。 习 题 KX康芯科技 程序2： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY EXAP IS PORT ( clk,a,b : IN STD_LOGIC; y : OUT STD_LOGIC ); END EXAP ; ARCHITECTURE behav OF EXAP IS BEGIN PROCESS VARIABLE x : STD_LOGIC; BEGIN WAIT UNTIL CLK =1 ; x := 0; y = 0; IF a = b THEN x := 1; END IF; IF x=1 THEN y = 1 ; END IF ; END PROCESS ; END behav; 10-8. 说明以下两程序有何不同，哪一电路更合理？试画出它们的电路。 实 验 与 设 计 KX康芯科技 10-1 移位相加硬件乘法器设计 (1) 实验目的：学习应用移位相加原理设计8位乘法器。 (2) 实验原理：该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。原理是：乘法通过逐项移位相加来实现相乘。从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。从图10-5的逻辑图及其乘法操作时序图图10-6(示例中的相乘数为9FH和FDH )上可以清楚地看出此乘法器的工作原理。 实 验 与 设 计 KX康芯科技 【例10-33】 LIBRARY IEEE; -- 8位右移寄存器 USE IEEE.STD_LOGIC_1164.ALL; ENTITY SREG8B IS PORT ( CLK, LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC ); END SREG8B; ARCHITECTURE behav OF SREG8B IS SIGNAL REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN PROCESS (CLK, LOAD) BEGIN IF CLKEVENT AND CLK = 1 THEN IF LOAD = 1 THEN REG8 = DIN; ELSE REG8(6 D