北京理工大学数字系统设计及实验报告.pdfVIP

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2019-11-01 发布于北京
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北京理工大学数字系统设计及实验报告.pdf

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实验一 QuartusII9.1 软件的使用一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1 软件的使用； 2 、编程实现 3-8 译码电路以掌握 VerilogHDL 语言组合逻辑的设计以及 QUARTUSII9.1 软件的使用。二、实验步骤 1.教程举例：（1）实验程序: module count10 ( input clk, load, en, input [3:0] qin, output reg [7:0] seg ); reg [3:0] qout; always @ (posedge clk or posedge load) begin if (load) qout = qin ； else if ( en ) if (qout 4b1001) qout = 4b0000; else qout = qout +1 ; else qout = qout ; end always @ (qout) begin case (qout) 0: seg = 7b1000000; 1: seg = 7b1111001; 2: seg = 7b0100100; 3: seg = 7b0110000; 4: seg = 7b0011001; 5: seg = 7b0010010; 6: seg = 7b0000010; 7: seg = 7b1111000; 8: seg = 7b0000000; 9: seg = 7b0010000; default: seg = 7b0001000; endcase end endmodule （2 ）功能图（3 ）操作步骤：（一）建立Verilog HDL 文件 1、先建立一个工作目录文件 2 、创建一个新项目：对项目进行命名：参数如下：确定无误后，点击Finish 3、新建文件点击File—New ，淡出对话框后选择Verilog HDL File ，然后进行编写代码。（二）全编译与功能仿真 1、对Verilog HDL File 编译：从菜单栏中选择Processing －Start－Start AnalysisSynthesis，选取菜单中Processing －Start Compilation 进行全编译。 2 、指定功能仿真模式选择菜单中Assignments －settings 或快捷按钮 3、通过建立波形文件进行仿真在Quartus II 主界面菜单栏中选择F