第4章组合逻辑电路(改).pptVIP

4.7.2二进制减法运算 对于减法运算来说，减去一个负数相当于加上一个正数。因此在数字系统和计算机中，二进制减法运算通常变为加法运算。由于正、负数都可以用补码表示，就可以变减法运算为补码加法运算了。 1.用补码完成减法运算 X与Y的减法运算可以写成X-Y＝X+[-Y]的补码加法运算。 减法运算表示成加法运算 将两加数各自求补码 两个补码相加并丢掉溢出位 运算结果再次求补得到原码值 2.求反电路 在求补运算时，先要进行求反，而求反计算是可以通过由异或门组成的求反电路实现。 F2 F1 F3 F4 A4 A3 A2 A1 M 输入数据 输出结果 控制端 当M＝1时输出为输入的反码； 当M＝0时输出与输入相同。 3.由74283构成的二进制减法电路 输入数据A3A2A1A0为被减数的原码，B3B2B1B0为减数的原码，输出数据F3F2F1F0的绝对值不大于7。 an bn pn=an×bn 0 0 0 0 1 0 1 0 0 1 1 1 4.7.3二进制乘法运算 一位乘法器（Multiplier）的真值表同与门操作是一样的，因此可以用与门实现一位乘法器。多位乘法器可以由一位乘法器设计而成。两个无符号二进制数的乘积可以根据乘数的数位计算位积，再将一系列位积相加。 表4-19 一位乘法器真值表 数据选择器原理示意图 选择输入端 数据输出端 数据输入端 地址选择输入端 在E =0的条件下，当地址选择输入A1A0为不同代码时，输入通道D3~ D0中的不同数据可以送至输出端F。当E =1时，数据选择器禁止工作。 4选1数据选择器的函数表达式为: F=EA1 A0 D0+ EA1 A0 D1+ EA1 A0 D2+ EA1 A0 D3 library ieee; use ieee.std_logic_1164.all; entity mux_4 is port( D：in std_logic_vector (3 downto 0); A1，A0：in std_logic; E_L：in std_logic; F：out std_logic); end mux_4; architecture mux_4p of 7 mux_4 is signal sel：std_logic_vector (1 downto 0); begin sel=A1A0; process(D,sel,E_L) begin if E_L=1 then F=0; elsif sel=00 then F=D(0); elsif sel=01 then F=D(1); elsif sel=10 then F=D(2); elsif sel=11 then F=D(3); end if; end process; end mux_4p; 1OE’ 2D1 74HC253 6 4 5 1 2 3 7 9 10 11 12 13 14 15 1F 1D3 2F 1D2 1D1 1D0 2OE’ 2D0 2D2 2D3 A1 A0 1F 2F 74HC253的引脚功能图 它是由两个完全相同的4选1数据选择器构成。1D0~1D3、2D0~2D3是两组独立的数据输入端；A1、A0是公共地址输入端，1F、2F分别是两组4选1数据选择器的输出端；1OE 和2OE 分别是两组三态使能控制端，当使能端为1时，选择器被禁止，即输出为高阻态。 当使能1OE =0或2OE =0时，对应的4选1数据选择器的输出逻辑函数表达式为 F=A1A0D0+ A1A0D1+ A1A0D2+ A1A0D3 8个数据输入端为D7~ D0，数据输出端为F，A2、A1、A0为地址选择输入端，E 为使能输入端，OE 为三态输出使能端。当使能输入E =0且三态输出OE =0时，数据选择器可以正常工作。 D0 D1 D2 D3 D4 D5 D6 D7 F A2 A1 A0 CD4512 14 1 2 3 4 5 6 7 9 10 15 11 12 13 OE’ E CD4512的引脚功能图 【例4-7】试用8选1数据选择器CD4512实现逻辑函数F(A,B,C)=∑m (1,3,7) 。 解：用数据选择器实现逻辑函数时通常采用两种方法：一种是函数表达式对比，另一种为真值表对比。 (1)函数表达式对比 8选1数据选择器的输出逻辑函数为 F=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4