第7讲Verilog时序电路及状态机设计.pptVIP

* * 状态机的编码 四种编码方式 Binary Gray One－hot 自定义码 * * Binary编码 Binary二进制码，编码效率高，n位可表示 2n种状态 这种方式在译码过程中需要所有的二进位参与，导致很大的组合逻辑电路，降低模块工作频率，消耗大量的FPGA资源 更适合CPLD这种组合逻辑资源较多的器件 见例子mealyfsm(3always).v moorefsm(2always).v 第7讲Verilog时序电路及状态机设计 授课教师：邹兴平 电邮地址：zou_xingping@163.com * * 主要内容 基本的时序电路 状态机设计 * * 一、常用时序电路设计 时序逻辑单元包括触发器和锁存器，可以用always过程语句描述，也可以用任务实现 对于锁存器，如果采用电平敏感周期行为进行描述，最好使用阻塞语句描述 对于触发器，若采用边沿敏感的周期行为描述，最好使用非阻塞语句描述 * * 1.锁存器 电平触发的存储器单元，跟随输入变化，可能产生毛刺 always@(data or enable) begin If(enable==1) q=data; Else q=q; end * * 2.D触发器 边沿触发存储单元，在时钟上、下沿才变化，可以抑制输入毛刺，所以应尽量使用触发器，少用锁存器。 always@(pose