基于锁存器路径的静态时序分析在第三方验证中的应用.docxVIP

计算机测暈与控制 2017,09(25),203-205+209 DOI: 10.16526/j.cnki. 11 -4762/tp.2017.09.052 基于锁存器路径的静态时序分析在第三 方验证中的应用 刘国斌左丽丽陈云祝周荣刘伟 上海航天电子技术研究所 导出/参考文献关注 分享 收藏打印 摘要： 随着可编程逻辑门阵列(FPGA)设计规模的扩大，静态吋序分析可有效减轻吋 序仿真的负担，缩短项目周期;常见的静态时序分析(STA)多是基于触发器 (FFBased STA),对触发器的STA算法研究已经比较成熟;但FPGA综合后网表可 能会产生锁存器，而锁存器的STA与触发器的STA在算法上存在差异；为保证在 FPGA产品第三方验证工作中对STA路径分析覆盖率达到100%,有必要对基于锁 存器的吋序分析(LatchBased STA)做研究;阐述了锁存器“吋间借入”与“吋 间借出”的概念;分析了 “锁存器宽裕时间(sbck time) ”特性，绘制了其函 数图;在某FPGA第三方验证项目中使用STA工具Prime Time (一种计算机模型 分析工具)，分别对由“时间借入”、“时间借出”而导致“时序松弛”和“时 序收紧”两种情况做了计算和分析，对STA路径分析覆盖率达到了 100%，满足 了第三方验证要求。 关键词： 锁存器时序分析;计算机模型仿真;时间借入;时间借出;第三方验证;