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FPGA门级结构及其时序约束与分析基础 几种常见的时序约束的基本概念 1.周期与最高频率：通常指时钟所能达到的最高工作频率。 2.时钟建立时间tsu：指时钟到达前，数据和使能信号已经准备好的最小时间间隔。 3.时钟保持时间th：指能保证有效时钟沿正确采样的数据和使能信号在时钟沿之后的最小稳定时间间隔。 4.时钟输出延时tco：指从时钟有效沿到数据有效输出的最大时间间隔。 5.引脚到引脚的延时tpd：信号从输入管脚进来到达输出管脚的最大时间间隔。 6.Slack：是否满足时序的称谓。正的Slack表示满足时序，负的Slack表示不满足时序。 7.时钟偏斜(clock shew)：指一个同源时钟到达两个不同的寄存器时钟端的时间差别。 FPGA优势 FPGA之所以流行，关键在于只要通过合适的编程，它就可以实现任意电路。 相对于VLSI（超大规模集成电路）和MPGA（掩模可编程门阵列）等定制技术，使用标准FPGA有两个重要的优点： 降低一次性费用（NRE） 缩短上市时间 FPGA优势 一般地，生产第一款芯片的一次性费用需要10万到25万美元，相反，只要对FPGA编程就可以实现用户所需的功能，这样用户就不需要支付一次性费用。 这使得FPGA成为中小量产规模电路设计最廉价的实现方法。然而，FPGA也为可编程特性付出了代价。 在MPGA（掩模可编程门阵列）和VSLI中，电路时用金属线互