实验一_3-8译码器的设计.pptVIP

三、任务实施 ３、选择Graphic Editor File，单击OK，打开原理图编辑器，进入原理图设计输入电路编辑状态。 ２、确定仿真时间，End Time为“１”的整数倍。注意：如果在添加激励信号完成后设置结束时间的话，此时仿真窗口中就不能修改End Time参数了。在该例中，我们使用的是默认时间，单击Start开始仿真，如有出错报告，请查找原因，一般是激励信号添加有误。本电路仿真结果报告中无错误、无警告，如下图所示。 ３、观察电路仿真结果，请单击“确定”后单击激励输出波形文件“Open SCF”图标。如图所示。 4、从上图可见，我们所设计的3-8译码器顺利地通过了仿真,设计完全正确。此处也可使用Maxplus2/timing analyer进行延时分析，分析输出与输入之间的延时关系。 （四）管脚的重新分配与定位： 启动MaxplusII\Floorplan Editor菜单命令，（或按“ ” 快捷图标）出现图4.4-1所示的芯片管脚自动分配画面，点击“ ”图标，所有管脚将会在“ ”中显示。 图4.4-1 图4.4-2 Foolrplan Editor展示的是该设计项目的管脚分配图。这是由软件自动分配的。用户可随意改变管脚分配，以方便与你的外设电路进行匹配。管脚编辑过程如下： １、按下窗口左边手动分配图标“ ”，所有管脚 将会出现在窗口中，如图4.４-２中箭头所指。 ２、用鼠标按住某输入|输出端口，并拖到下面芯片的某一管脚上，松开鼠标左键，便可完成一个管脚的重新分配（读者可以试着在管脚之间相互拖曳，你会觉得非常方便）。注意：芯片上有一些特定的管脚不能被占用，进行管脚编辑时一定要注意。另外，在芯片器件选择中，如果选的时Auto，则不允许对管脚进行再分配。当你对管脚进行二次调整以后，一定要再编译一次，否则程序下载以后，其管脚功能还是当初的自动分配状态。 （五）编程下载，硬件测试 1、执行max+plusII/program命令，系统弹出program对话框。 2、在program对话框打开的同时，执行options——hardware setup选择 “ByteBlaster(MV)”下载方式并按下OK确认。 3、启用JTAG\Multi-Device JTAG Chain Setup...菜单项，按Select Programming File...按钮，选择要下载的*.pof文件。然后按Ａdd加到文件列表中，如果不是当前要下载编程的文件的话，请使用Delete将其删除。 4、选择完下载文件后，单击OK确定，出现下载编程界面。 5、连接好实验箱的电源线和下载线，打开电源后，单击Pogram按钮，进行下载编程，最后按OK退出。 6、结合电路功能，在实验箱上观察对应的实验现象。 * 任务分析:电路工作原理 1 知识准备:基于PLD的电路设计流程 2 任务实施:图形输入法实施步骤 3 任务一 图形法---三八译码器 * 一、任务分析：三八译码器工作原理 译码是编码的逆过程，它的功能是将具有特定含义的二进制码进行辨别，并转换成控制信号，具有译码功能的逻辑电路称为译码器。 三八译码器属于二进制译码器,即它具有Ｎ个输入端，2n个输出端和一个使能输入端。在使能输入端为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为非有效电平。下图为三八译码器的真值表。 图1-1 三八译码器的引脚图 * 图1-2 三八译码器的真值表 * 因此得到本次任务的原理电路如下图1-3: 图1-3 三八译码器原理电路 * 1 设计准备 2 设计输入 3 适配编译 4 时序仿真 5 编程与验证 二、 知识准备：基于PLD的电路设计流程 * 1、设计输入：可以采用原理图输入、HDL语言描述、EDIF网表输入及波形输入等几种方式。 2、编译：先根据设计要求设定编译参数和编译策略，如器件的选择、逻辑综合方式的选择等。然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合和器件适配，并产生报告文件、延时信息文件及编程文件，供分析仿真和编程使用。 3、仿真：仿真包括功能仿真、时序仿真和定时分析，可以利用软件的仿真功能来验证设计项目的逻辑功能是否正确。 4、编程与验证：用经过仿真确认后的编程文件通过编程器（Programmer）将设计下载到实际芯片中，最后测试芯片在系统中的实际运行性能。 在设计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重复上述过程。 （一）设计输入： １、软件的启动：单击“开始”进入“程序”选中“Max+PlusII 10.0E”，打开“ ”MaxplusII软件。 ２、启动File\New菜单，弹出设计输入选择窗口，如图所示：