复旦大学本科生毕业论文设计开题报告.doc

复旦大学本科生毕业论文（设计）开题报告 姓名 　陆彦珩 学号 09300720291 所在院系 　信息学院微电子学系 专业 微电子学 指导教师 　范益波 职称 助理研究员 校外指导教师 及其所属单位 　 职称 论文题目 DDR3内存控制器硬件设计 选题的意义及论文大纲（可另附页）一、选题的意义： 在现代通信系统与多媒体系统中，随着数据处理单元速度的不断加快，数据存取越来越成为整个系统数据通路的速度瓶颈。为了提高数据存储速度，从FPM、EDO等异步DRAM，到SDR、DDR等同步DRAM，内存技术不断更新换代。而DDR3 SDRAM，由于具有功耗低速度快等优势，已经成为当下最为流行的内存规格。 内存控制器是数据处理单元与存储器之间的桥梁。设计良好的存储器控制器，可以充分发挥存储器的特性,尽可能地加快数据读写速度，提高系统的有效带宽。对DDR3 SDRAM而言，它拥有多Bank机制，Bank之间相互独立，通过Bank间交错的流水线操作，可以提高数据读写效率。而根据应用中数据读写的局部性、实时响应的严格性，在Open/Close策略间选择，可以减少Bank的激活或关闭操作，提高数据读写效率。总之，根据存储器的特性及其应用场合，有针对性地编写存储器控制器，可以显著提高系统有效带宽，尽可能发挥存储器的特性。 与通用存储器控制器相比，自主设计的存储器控制器只需要服务于所需项目，接口设定简单，读写方式固定，有利于最大限度地挖掘局部性并最大程度发挥存储器的性能。同时，自主设计的存储器控制器可以自主决定Scheduler的策略及Arbiter的规则，也便于后续的优化和调试。 本次毕业设计中，我将从SDR SDRAM控制器入手，研究SDRAM的控制器的实现与优化,并进一步尝试进行DDR3内存控制器硬件设计。最终，期望完成一个基于实验室视频编解码项目的DDR3内存控制器的硬件设计，通过ARM AXI总线接口与读写请求端通信，通过DDR3标准接口与内存芯片通信，并最终集成到实验室的视频编解码系统中去。 二、论文大纲： 绪论部分，介绍课题研究的背景、意义及主要内容。 简述SDRAM的基本原理，主要参数的含义，及从异步DRAM到SDR、DDR、DDR2、DDR3的发展历程和未来前景。 详述DDR3 SDRAM控制器的基本操作，并介绍提高读写效率的优化算法。 详述DDR3 SDRAM控制器的实现细节，包括读状态机、写状态机、初始化控制单元等部件的实现原理。 分析DDR3控制器的ModelSIM仿真及FPGA开发板运行结果。 结束语、参考资料表及致谢。 三、参考文献 基于Stratix_III的DDR3_SDRAM控制器设计. 方勇,吕国强,胡跃辉 DDR3 SDRAM Specification. Samsung Electronics, July 2007 JEDEC 79-3E, JEDEC 79-2F, JEDEC 79F DDR3必读内容介绍DDR3 Micron 器件手册 研究进度及具体时间安排 起止日期 主要研究内容 　2013.2.25~2013.3.15 存储器控制器理论知识研究 　2013.3.16~2013.4.14 　编写DDR3存储器控制器硬件代码 　2013.4.15~2013.4.30 控制器测试及优化并与实验室项目整合 　2013.5.1~2013.5.30 完成毕业论文及相关扫尾工作　 指导教师对开题报告的意见 指导教师签名： 年 月 日