使用硬体描述语言HDL设计硬体电路.pptVIP

使用硬體描述語言HDL 設計硬體電路 VHDL Very High Speed Integrated Circuit HDL 由美國國防部發展出 compare to Verilog-HDL VHDL基本語法架構 VHDL基本語法架構 程式架構 : library 零件庫名稱 ; use 零件庫名稱.零件包裝名稱.all ; entity 實體名稱 is port(列出 您欲設計電路的腳位名稱 :及接腳屬性); end 實體名稱 ; architecture 結構名稱 of 實體名稱 is -- 於此處 您可以做 -- 結構宣告區域 -- 宣告內部訊號, 分享的變數, 及資料型態 -- 如果是以零件(component)方式設計,則可在此宣告 begin --底下主要是做結構主體功能敘述: -- 發生訊號的設定 -- 處理 -- 零件對應 end 結構名稱 ; 簡單的VHDL程式 library ieee; --宣告使用的零件庫 use ieee.std_logic_1164.all; --使用的零件包裝 --宣告一個叫做全加器的實體 entity FA is port ( A,B,C :IN STD_LOGIC; SUM,CY :OUT STD_LOGIC ); end FA; 簡單的VHDL程式 -- 底下是全加器這個實體的架構 architecture dataflow of FA is begin SUM = ( A xor B) xor C; CY = (A and B) or ( B and C ) or ( A and C ); end dataflow; VHDL的零件庫(Library)及包裝(Package) 當在設計VHDL電路程式時,我們都會需要借助於使用者介面(User Interface)來輔助電路的合成(Synthesize) 必需宣告使用的零件庫(Library)及包裝(Package)在宣告的區域中 也許需要宣告好幾個零件庫(Library)及使用好幾個零件包裝(Package) VHDL的零件庫(Library)及包裝(Package) VHDL的零件庫(Library)及包裝(Package)可分為: (1.) 系統現有的零件庫及包裝 (2.)自訂的零件庫及包裝 VHDL的零件庫(Library)及包裝(Package) 系統現有的零件庫及包裝 VHDL發展工具都會提供兩個IEEE 標準零件庫(standard libraries ): “std” ieee 系統現有的零件庫及包裝 系統現有的零件庫及包裝 零件庫及包裝宣告及使用的程式語法: 語法: library 零件庫名稱 ; use 零件庫名稱.包裝名稱.all; 說明: 如果當您的程式中未宣告任何零件庫及使用包裝時,大多數發展系統會自動將設定一個預設的零件庫及使用包裝,或是在編譯(Compile) 時系統會產生錯誤訊息,而無法完成設計 零件庫及包裝宣告及使用的程式語法: 例: library ieee; use ieee.std_logic_1164.all ; use ieee.std_logic_signed.all ; 例題中宣告零件庫是 ieee. 宣告使用的包裝有ieee.std_logic_1164.all及ieee.std_logic_signed.all VHDL的識別字(Identifiers) 定義的識別字: 實體(Entity)名稱 宣告埠(Port)內的接腳名稱(Pin-Name)、變數(Variable)名稱 常數(Constant)名稱 訊號(Signal)名稱 檔案(File)名稱 零件(Component)名稱 架構(Architecture)名稱 VHDL的識別字(Identifiers) 命名原則: 第一個字(Letter)必需是一般文字 在第二字以後可以是文字或數字及 _ (底線) 大小寫視為相同意義 同時切勿使用關鍵字(Keyword)或保留字(Reserved Word) 最後一個字不可使用 _ _ 另外,在命名時最好選擇有意義且切合實際事物名稱,這 樣會讓 您的程式易讀性更高,在設計過程中,也較容易記 憶而不必往返