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基 于 FPGA 的 DDS 波 形 发 生 器 设 计 班级：08电子信息 姓名：焦春焕 学号：080230159 基于FPGA的DDS波形发生器设计 【摘要】 详细阐述了直接数字频率合成器的原理与设计,利用Verilog HDL语言实现了DDS功能。 【概述】将现场可编程逻辑器件FPGA 和DDS 技术相结合，具体的体现了基于VHDL语言的灵活设计和修改方式是对传统频率合成实现方法的一次重要改进。FPGA器件作为系统控制的核心，其灵活的现场可更改性，可再配置能力，对系统的各种改进非常方便，在不更改硬件设计部分电路的基础上还可以进一步提高系统的性能。文章给出仿真结果，经过验证本设计能够达到其预期性能指标。 【系统设计部分】 ·1 整个设计组织结构 DDS基本原理?? DDS建立在采样定理基础上，首先对需要产生的波形进行采样，将采样值数字化后存入存储器作为查找表，然后通过查表读取数据，再经D／A转换器转换为模拟量，将保存的波形重新合成出来。DDS基本原理框图如图1所示。 除了滤波器(LPF)之外，DDS系统都是通过数字集成电路实现的，易于集成和小型化。系统的参考时钟源通常是一个具有高稳定性的晶体振荡器，为各组成部分提供同步时钟。频率控制字(FSW)实际上是相位增量值(二进制编码)作为相位累加器的累加值。相位累加器在每一个参考时钟脉冲输入时，累加一次频率字，其输出相应增加一个步长的相位增量。由于相位累加器的输出连接在波形存储器(ROM)的地址线上，因此其输出的改变就相当于查表。这样就可以通过查表把存储在波形存储器内的波形抽样值(二进制编码)查找出来。ROM的输出送到D／A转换器，经D／A转换器转换成模拟量输出。 系统总体方案设计??? 该设计以FPGA开发平台为核心，将各波形的幅值／相位量化数据存储在ROM内，按照设定频率，以相应频率控制字k为步进，对相位进行累加，以累加相位值作为地址码读取存放在存储器内的波形数据，经D／A转换和幅度控制、滤波即可得到所需波形。波形发生器采取全数字化结构，用硬件描述语言Verilog设计实现其频率可调可显示。经开发平台的D／A转化和外加滤波整形处理波形数据，理论上能够实现任意频率的各种波形。系统总体设计方框图如图2所示。 ·2系统功能各个子单元设计实现 （1） 波形数据产生单元??? 波形数据产生单元是信号发生器设计的主体。在此，采用DDS原理设计的信号发生器能完成三种波形(正弦、三角和方波)数据的产生，而且根据控制信号还可完成选定波形指定频率的输出。波形数据产生单元按功能实现上的相互联系可划分为频率控制字生成模块、相位累加器模块和波形数据ROM表模块，如图3所示。其中，频率控制字生成模块可根据输入产生指定频率字，同时显示输入频率数字。相位累加器模块负责对所选波形的相位寻址，以频率控制字作为步长反复进行累加运算。波形数据ROM表模块存放三种波形的幅值／相位量化值，通过地址选择相应波形的数据。 系统输入控制使用4×4键盘．键盘主要按键功能介绍如下：??? “0～9”：数字键，设定信号频率；??? “确定”：用于对波形信号设置的确认，波形信号的设置必须“确定”后才有效； “←”：删除已输入信号频率数字的最后一位，用于修改设置的频率；??? “清零”：将频率数字快速全部清零；??? “↑”：步进增大控制；??? “↓”：步进减小控制。??? 设定频率输出范围为1 kHz～10 MHz，频率步进为50 Hz。系统输出采用8个LED数码管，以扫描方式显示(单位为Hz)频率数字。根据DDS原理，以步进值50Hz作为频率控制字1，那么最大值10 MHz对应的频率控制字为200 000，用18位二进制数值就可以表示(218200 000)。从抽样值恢复出原波形数据，理论上每个周期波形数据至少抽取2个点，考虑到实际应用时受频率损耗、线间串扰等因素的限制，该设计采用22 b的频率控制字和相位累加器，4 Kb的8位波形ROM表，取相位累加器输出的高12 b寻址波形数据，三种波形按幅值／相位对应关系分别存储782个数据。故各波形数据单位周期有800 768(782×210)个相位状态，完全满足任一波形在单位周期内取4个幅值点的要求，可保证即使输出最大频率的波形仍能达到较好的效果。波形选择功能由两位开关组合实现，共有四种状态，其中三组用来表征不同的波型，另一组留作扩展波形用。（2） D／A转换单元??? 数／模转换单元是继波形数据产生单元之后，将