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《VHDL语言与EDA》实验教学大纲 （课程代码） 一、课程说明 （一）适用专业：物理学， 电子信息与科学技术，应用电子技术 （二）课程类别：专业任选课 （三）课程性质与任务：要求学生通过该课程的学习，初步掌握基于EDA技术的基本电子线路设计方法、数字与模拟电子系统设计方法和可编程ASIC器件的设计方法；了解常用硬件描述语言的使用特点、编程方法和仿真测试技术，特别是能初步掌握VHDL的编程技术和硬件描述方法；学会熟练使用一至两种常用EDA工具软件的设计应用方法、测试方法和综合优化技术；对EDA的发展及其前沿技术、对硬件描述语言VHDL应用特性的发展有比较清楚的了解。 （四）实验教学目标与基本要求：要求学生初步掌握常用硬件描述语言的使用特点、编程方法和仿真测试技术，特别是能初步掌握VHDL的编程技术和硬件描述方法；学会熟练使用一至两种常用EDA工具软件的设计应用方法、测试方法和综合优化技术。 （五）学时、学分数： 1.课程总学时与学分：36学时 1.5学分 2.实验学时与学分：18学时 0.5学分 （六）实验类别：专业实验 （七）考核方式与要求：预习报告占20%、实际操作40%、总结报告40% 二、实验内容与基本要求 （一）实验项目一览 适用专业、年级 1. 物理学专业三年级 2. 应用电子专业 三年级 3. 电子信息专业 三年级 总学时/实验学时 36/18 序号 实验项目名称 实验内容提要 学时 实验 要求 实验 类型 备注 1 应用MAX+plusⅡ 完成基本组合电路设计 熟悉MAX+plusⅡ的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 3 必做 验证 2 应用MAX+plusⅡ 完成基本时序电路的设计 熟悉MAX+plusⅡ的VHDL 文本设计过程，学习简单时序电路的设计、仿真和测试。 3 必做 设计 3 设计含异步清0 和同步时钟使能的加法计数器 学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL 设计技术。 3 必做 设计 4 7 段数码显示译码器设计 学习7 段数码显示译码器设计；学习VHDL 的CASE 语句应用及多层次设计方法。 3 必做 综合 5 8 位数码扫描显示电路设计 学习硬件扫描显示电路的设计。 3 必做 综合 6 数控分频器 的设计 学习数控分频器的设计、分析和测试方法。 3 必做 综合 注：1.实验要求分必做和选做两种；实验类型为验证型、设计型、综合型、综合设计型等。 2.独立设课的实验不需填写“课程总学时”与“课程总学分”。 （二）实验内容及要求 实验一：????应用MAX+plusⅡ 完成基本组合电路设计 内容：??????首先利用MAX+plusⅡ完成2 选1 多路选择器的文本编辑输入和仿真测试等步骤，最后在实验系统上进行硬件测试，验证本项设计的功能。 要求：????掌握在实验系统上进行硬件测试方法 实验二?：????应用MAX+plusⅡ完成基本时序电路的设计 内容：??????1、根据实验4-1 的步骤和要求，设计触发器，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。 2、设计锁存器，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。 要求：????掌握应用MAX+plusⅡ完成基本时序电路的设计方法 实验三：????设计含异步清0 和同步时钟使能的加法计数器 内容：??????在MAX+plusⅡ上对例3-22 进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。 【例3-22】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; --计数器异步复位 ELSIF CLKEVENT AND CLK=1 THEN --检测时钟上升沿 IF EN = 1 THEN --检测是否允许计数（同步使能） IF CQI 9 THEN CQI := CQI + 1; --允许计数, 检测是否小于9 ELSE CQ