数字电子技术基础总结.PPTVIP

时序逻辑电路分析的一般步骤: 1.观察电路的结构，确定电路是同步时序逻辑电路还是异步时序逻辑电路，是米里型电路还是莫尔型电路。 ４.确定电路的逻辑功能. 3.列出状态转换表或画出状态图和波形图； 2. 根据给定的时序电路图,写出下列各逻辑方程式： (1)写出各触发器的时钟方程。 (2)写出时序逻辑电路的输出方程。 (3)写出各触发器的驱动方程。 (4)将各触发器的驱动方程代入其特性方程，求得各触发器的次态方程. 设计同步时序逻辑电路的一般步骤 同步时序电路的设计过程 (1)根据给定的逻辑功能建立原始状态图和原始状态表 (2)状态化简-----求出最简状态图 ； 合并等价状态，消去多余状态的过程称为状态化简 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量 和输出变量的数目和符号。 ②找出所有可能的状态和状态转换之间的关系。 ③根据原始状态图建立原始状态表。 (3)状态编码（状态分配）； (4)选择触发器的类型 (6)画出逻辑图并检查自启动能力。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数， (5)求出电路的激励方程和输出方程 ； （M:状态数;n:触发器的个数） 2n-1M≤2n 选取编码方案的原则应有利于所选触发器的驱动方程及电路输出方程的简化和电路的稳定 例 设计一个串行数据检测器。对它的要求是：连续输入3个或3个以上的1时输出为1,其它情况下输出为0. 解：设输入数据为输入变量，用X表示；检测结果为输出变量，用Y表示，其状态转换表为 其中S0为没有1输入的以前状态，S1为输入一个1以后的状态，S2为输入两个1以后的状态，S3为连续输入3个或3个以上1的状态。 由状态表可以看出，S2和S3为等价状态，可以合并成一个。 其化简后状态图为 由于电路的状态为3个，故M＝3,应取触发器的数目为n＝2. 取00、01和10分别对应S0、S1和S3,若选定的触发器为JK触发器，则其输出端的卡诺图为 分开的卡诺图为 化简后电路的状态方程为 可得驱动方程为 输出方程为 其对应的逻辑电路如图5.4.3所示 其状态转换图为 由状态转换图可知，此电路可以自启动。 时序逻辑电路的自启动设计 前一节的时序电路设计中，电路的自启动检查是在最后一步进行的，如果不能自启动，还要返回来从新修改设计。如果在设计过程中能够考虑自启动的问题，就可以省略检查自启动这一步骤了。 例 设计一七进制计数器，要求它能够自启动。已知该计数器的状态转换图及状态编码如图5.4.4所示。 解： 由所给的状态图得出电路次态的卡诺图为 各个输出端的卡诺图为 则输出端的状态方程为 由于进位信号是在011状态译出，故输出方程为 注意： 在上述合并1中，如果将×项圈入，则当作1处理；否则作0处理。这就是无形中给无效状态（×）指定了次态。如果想电路自启动，必须是无效状态的次态应改为有效状态。 前面所得的电路状态方程都是没包含×，也就是将它取成000,仍是无效状态，电路则不会自启动。如果将×××取成有效状态则电路就会自启动。若修改Q2n＋1的卡诺图如下 那么电路的状态方程改为 若由JK触发器构成，则应将上述状态方程改写成JK触发器特性方程的标准形式，即 则驱动方程为 根据驱动方程和输出方程可画出七进制计数器的逻辑电路如图5.4.5所示。 它的状态转换图为 故电路可以自启动。 注：修改输出端逻辑式时，也可以修改其它两端，这视得到的状态方程最简而定。 注意：在无效状态不止一个的情况下，为保证电路能够自启动，必须使每个无效状态都能直接或间接地转为某一有效状态。 第五章 时序逻辑电路 基本要求 1. 熟悉常用中规模集成计数器的逻辑功能及应用。 2. 熟练掌握计数器的分析方法。 3. 熟悉寄存器的工作原理、逻辑功能。 带引脚名的逻辑符号 带引脚名的逻辑符号 带引脚名的逻辑符号 用RCO端来实现 完整状态转换图 试分别用以下方法设计一个七进制计数器： （1）利用74290的异步清零功能；（2）利用74163的同步清零功能；（3）利用74161的同步置数功能。 * 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 * * 总 结 组合逻辑电路 时序逻辑电路 1.特点,分析,设计, 2.常用功能器件:定义,功能,集成芯片应用 编码器,译码器,数据选择器,数据分配器,比较器,加法器 1.特点,分析,设计, 2.常用功能器件:定义,功能,集成芯片应用 计数器,寄存器 门电路构成 触发器电路构成 简化:逻辑代数 第一章 数字电路基础 基本要求 1.