NoC架构下异构IP核的并行测试方法.pdfVIP

第 期 电 子 学 报 １２ Ｖｏｌ．４１ Ｎｏ．１２ 年 月 ２０１３ １２ ＡＣＴＡＥＬＥＣＴＲＯＮＩＣＡＳＩＮＩＣＡ Ｄｅｃ． ２０１３ 架构下异构 核的并行测试方法 ＮｏＣ ＩＰ ， ， １ １ １２ ２ １３ 欧阳一鸣 ，贺 超 ，梁华国 ，黄正峰 ，谢 涛 （ 合肥工业大学计算机与信息学院，安徽合肥 ； 合肥工业大学电子科学与应用物理学院，安徽合肥 ； １． ２３０００９２． ２３０００９ ， ， ， ， ） ３．ＤｅｐａｒｔｍｅｎｔｏｆＣｏｍｐｕｔｅｒＳｃｉｅｎｃｅＳａｎＤｉｅｇｏＳｔａｔｅＵｎｉｖｅｒｓｉｔｙＳａｎＤｉｅｇｏＣＡ９２１８２ＵＳＡ 摘 要： （ ）中的异构 核互连架构导致其测试应用时间过长，并行测试技术成为解决这个 ＮｏＣＮｅｔｗｏｒｋｏｎＣｈｉｐ ＩＰ 问题的最佳方案 本文提出了基于 架构的异构 核并行测试方案，实现了异构 核的高效并行测试 首先利用 ． ＮｏＣ ＩＰ ＩＰ ． 折叠分区方法将网络分区，提高测试传输并行性，然后通过顺序移位匹配算法将各异构 核的测试集进行合并，实现 ＩＰ 测试集的精简和同构化，最后以多播方式将测试数据注入到网络中，实现测试应用的并行 实验结果显示，相比于文献 ． ［ ， ］，本文方法的测试时间减少了 ，且实现简单 １３１４ １７６％－４０４７％ ． 关键词： 片上网络；并行测试；同构化；折叠分区；测试应用时间 中图分类号： 文献标识码： 文章编号： （ ） ＴＰ３０２ Ａ ０３７２１２２３９１０６ 电子学报 ： ： ： ＵＲＬ ｈｔｔｐ／／ｗｗｗ．ｅｊｏｕｒｎａｌ．ｏｒｇ．ｃｎ ＤＯＩ １０．３９６９／ｊ．ｉｓｓｎ．０３７２２１１２．２０１３．１２．０１１ ＣｏｎｃｕｒｒｅｎｔＴｅｓｔｉｎｇｆｏｒＨｅｔｅｒｏｇｅｎｅｏｕｓＣｏｒｅｓｉｎＮｅｔｗｏｒｋｏｎＣｈｉｐｓ ， ， １ １ １２ ２ １３