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流水灯实验报告 实验二 流水灯 实验目的 学会编写一个简单的流水灯程序并掌握分频的方法。熟悉Modelsim仿真软件的使用。 实验要求 用Quartus编写流水灯程序，在Modelsim软件中进行仿真。 实验仪器和设备 硬件：计算机 软件：Quartus、Modelsim、（UE） 实验内容 将时钟周期进行分频。 编写Verilog程序实现LED等依次亮灭，用Modelsim进行仿真，绘制波形图。 实验设计 （一）分频原理 已知时钟周期f为50MHz，周期T为1/f，即20ns。若想得到四分频计数器，即周期为80ns的时钟，需要把时钟进行分频。即每四个时钟周期合并为一个周期。原理图如图1所示。 图1 四分频原理图 （二）流水灯设计思路 1、实现4盏LED灯依次隔1s亮灭，即周期为1s； 2、计算出频率f为1/T=1Hz； 3、设置计数器cnt，当检测到clk上升沿时开始计数，当cnt计数到24_999_999时，clk_4跳变为1，LED灯亮起，当cnt计数49_999_999时，clk_4置0，LED灯熄灭。 4、给LED赋初值4’b0001，第一盏灯亮。 5、利用位拼接，实现循环。 （三）设计框图 图2 设计基本框图 （四）位拼接的用法 若输入a=4b1010，b=3b101，c=4b0101，想要使输出d=5b10001 用位拼接，符号“{ }”：d={b[2:1],c[1],a[2:1]} 即把b的低1~2位10，c的低1位0，a的低1~2位01拼接起来，得到10 0 01。 流水灯 4b0001 4b0010 4b0100 4b1000 相当于把低三位左移，并最高位放在最低位。 用位拼接可写为： led={led[2:0], led[3]}; 低三位 最高位 实验方法和步骤 （一）时钟分频 编写分频程序。 编写测试程序。 进行仿真，波形如图3所示。 图3 分频仿真结果 （二）流水灯 1、编写分频程序。 编写测试程序。 3、进行仿真，为了节约时间和方便观察波形，将计数器值分别改为24、49跳转。波形如图4所示。 图4流水灯仿真结果 实验参考程序 时钟分频 1、程序文件 module div_clk( //模块名与文件名一致。定义端口列表， input wire clk, //输入线型 input wire rst_n, output reg clk_4 //输出定义为寄存器型 ); reg[3:0] cnt; //中括号定义位宽，定义中间变量cnt always@(posedge clk) if(rst_n==0) cnt = 0; //复位为0，计数器也为0 else if(cnt==3) //当计数器=3时清零（可用else if） cnt = 0; else cnt = cnt+1; //计数器自加1 always@(posedge clk) if(rst_n==0) clk_4 = 0; //复位为0.clk_4为0 else if(cnt==1) clk_4 = 1; //当计数器为1时，时钟跳变为1 else if(cnt==3) clk_4 = 0; //当计数器为3时，时钟跳变为0 endmodule 2、测试文件 `timescale 1ns/1ns module tb_div_clk(); reg clk; reg rst_n; wire clk_4; initial begin clk = 0; rst_n = 0; #100 rst_n = 1; end always #5 clk=~clk; div_clk div_clk_inst( .clk(clk), .rst_n(rst_n), .clk_4(clk_4) ); endmodule 流水灯 程序文件 module LSD( //模块名与文件名一致。定义端口列表， input wire clk, //输入线型 input wire rst_n, output reg[3:0] led ); reg[25:0] cnt; //中括号定义位宽，定义中间变量cnt reg clk_4; always@(posedge clk) if(rst_n==0) cnt = 0; //复位为0，计数器也为0 else if(cnt==49_999_999) //当计数器清零（可用else if） cnt = 0; else cnt = cnt+1; //计数器自