Verilog--数字钟设计代码.docVIP

数字钟 简介 此数字钟为时分秒可调，带有闹钟设置。各引脚功能入下： clk: 输入时钟信号，为50mhz； (clk1k： 产生闹铃音、报时音的时钟信号，) mode： 功能控制信号；为0：计时功能;为1：闹钟功能； 为2：手动校时功能； turn： 接按键，在手动校时功能时，选择是调整小时，还是分钟；若长时间按住该键，还可使秒信号清零，用于精确调时； change： 接按键，手动调整时，每按一次，计数器加1；如果长按，则连续快速加1，用于快速调时和定时； seg：此信号分别输出显示数据；采用BCD码计数，分别驱动6个数码管显示时间； scan：数码管位选择信号输出 alert： 输出到扬声器的信号，用于产生闹铃音和报时音； 闹铃音为持续20秒的急促的“嘀嘀嘀”音，若按住“change”键，则可屏蔽该音；整点报时音为“嘀嘀嘀嘀—嘟”四短一长音； LD_alert： 接发光二极管，指示是否设置了闹钟功能； LD_hour： 接发光二极管，指示当前调整的是小时信号； LD_min： 接发光二极管，指示当前调整的是分钟信号。 程序如下 module shuzizhong(clk,mode,change,turn,alert,seg,scan,LD_alert,LD_hour,LD_min); input clk,mode,change,turn; output alert,LD_alert,LD_hour,LD_min; output[7:0] scan,seg; reg[7:0] scan,seg; reg[7:0] hour,min,sec,hour1,min1,sec1,ahour,amin; reg[1:0] m,fm,num1,num2,num3,num4; reg[1:0] loop1,loop2,loop3,loop4,sound; reg LD_hour,LD_min; reg clk1hz,clk4hz,clk2hz,clk1khz,minclk,hclk; reg alert1,alert2,ear; reg count1,count2,counta,countb; reg [3:0] data; reg [2:0] cnt8; reg [14:0] count3; reg [6:0] count4; wire ct1,ct2,cta,ctb,m_clk,h_clk; //-------------------1khz, 2hz--,1hz------------------------------------ always @(posedge clk) begin if(count3==d25000) begin clk1khz=~clk1khz;count3=0; end else begin count3=count3+1b1; end end always @(posedge clk1khz) //4hz begin if(count4==d125) begin clk4hz=~clk4hz;count4=0; end else begin count4=count4+1b1; end end always @(posedge clk4hz) //2hz begin clk2hz=~clk2hz; end always @(posedge clk2hz) //1hz begin clk1hz=~clk1hz; end //----------------------------------------------------------- always @(posedge clk4hz) begin if(sound==3) begin sound=0; ear=1; end else begin sound=sound+1b1; ear=0; end end always @(negedge mode) begin if(m==2) m=0; else m=m+1b1; end always @(negedge turn) begin fm=~fm; end //---------------------------------------------------------------- always begin case(m) 2: begin if(