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2.2 Quartus II软件的主界面 2.4 MAX+PLUS Ⅱ设计项目的转换 2.5 Quartus II宏功能模块的使用方法 * * always @(敏感信号表达式) begin // 过程赋值语句; // if语句，case语句; // for语句，while语句，repeat语句; // tast语句、function语句; end * * 在always块语句中，敏感信号表达式（event-expression）应该列出影响块内取值的所有信号（一般指设计电路的输入信号），多个信号之间用“or”连接。当表达式中任何信号发生变化时，就会执行一遍块内的语句。块内语句可以包括：过程赋值、if、case、 for、while、repeat、tast和function等语句。 敏感信号表达式中用“posedge”和“negedge”这两个关键字来声明事件是由时钟的上升沿或下降沿触发。 always @( posedge clk)表示事件由clk的上升沿触发；always @( negedge clk)表示事件由clk的下降沿触发。 * * 2. initial语句 initial语句的语法格式为 initial begin 语句1; 语句2; … end initial语句的使用次数也是不受限制的，但块内的语句仅执行一次，因此initial语句常用于仿真中的初始化。 * * 3. task语句 task语句用来定义任务。任务类似高级语言中的子程序，用来单独完成某项具体任务，并可以被模块或其他任务调用。利用任务可以把一个大的程序模块分解成为若干小的任务，使程序清晰易懂，而且便于调试。 可以被调用的任务必须事先用task语句定义，定义格式如下 * * 8. 条件操作符(Conditional operators) 条件操作符为：？： 条件操作符的操作数有3个，其使用格式为 操作数 = 条件 ？ 表达式1：表达式2； 即当条件为真（条件结果值为1）时，操作数 = 表达式1；为假（条件结果值为0）时，操作数 = 表达式2。 【例4.3】用Verilog HDL语言描述下图所示的电路。 c a b out * * 源程序如下 module example_4_3(out,a,b,c); input a,b,c; output out; assign out = a? b:c; endmodule * * 9. 位并接操作符（Concatenation operators） 并接操作符为：｛｝ 并接操作符的使用格式为 ｛操作数1的某些位，操作数2的某些位，…，操作数n的某些位｝； 即将操作数1的某些位与操作数2的某些位与…与操作数n的某些位并接在一起。例如，将1位全加器进位cont与和sum并接在一起使用，它们的结果由两个加数ina、inb及低位进位cin相加决定的表达式为 ｛cont，sum｝= ina+inb+cin； * * 4.2.7 Verilog HDL数据对象 Verilog HDL数据对象是指用来存放各种类型数据的容器，包括常量和变量。 1. 常量 常量是一个恒定不变的值数，一般在程序前部定义。常量定义格式为 parameter 常量名1 = 表达式，常量名2 = 表达式，…，常量名 n = 表达式； parameter是常量定义关键字，常量名是用户定义的标识符，表达式是为常量赋的值。例如 parameter Vcc = 5，fbus = 8’ * * 2. 变量 变量是在程序运行时其值可以改变的量。在Verilog HDL中，变量分为网络型（nets type）和寄存器型（register type）两种。 （1）网络型变量（nets type） nets型变量是输出值始终根据输入变化而更新的变量，它一般用来定义硬件电路中的各种物理连线。Verilog HDL提供的nets型变量如下。 * * 类 型 功能说明 wire、tri 连线类型（两者功能完全相同） wor、trior 具有线或特性的连线（两者功能一致） wand、triand 具有线与特性的连线（两者功能一致） tri1、tri0 分别为上拉电阻和下拉电阻 supply1、supply0 分别为电源（逻辑1）和地（逻辑0） * * （2）寄存器型变量（register type） register型变量是一种数值容器，不仅可以容纳当前值，也可以保持历史值，这一属性与触发器或寄存器的记忆功能有很好的对