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Synplify pro综合专业知识讲座;内容;什么是综合？ ;IC设计中的综合 ;IC设计中的综合;综合约束;二 Synplify pro综合;三、 基本概念;综合;工程文件 工程文件*.prj 以tcl 的格式保存以下信息设计文件约束文件综合选项的设置情况等 Tcl 脚本 Tcl Tool Command Language 是一种非常流行的工业标准批处理描述语言常用作软件应用的控制 应用Synplify 的Tcl script 文件设计者可以用批处理命令的形式执行一个综合也可以一次执行同一设计多个综合尝试不同的器件不同的时延目标不同的约束条件Synplify 的script 文件以*.tcl 保存 ;约束文件 约束文件采用Tcl ，以（*.sdc ）保存用来提供设计者定义的时间约束、综合属性、供应商定义的属性等。 约束文件既可以通过SCOPE创建编辑，也可以使用正文编辑器创建编辑。可被添加到在工 程窗口的代码菜单中，也可以被Tcl script 文件调用。 宏库 Synplify 在它内建的宏库中提供了由供应商给出的宏模块比如一些门电路计数器寄存器I/O模块等你可以把这些宏模块直接例化到你的设计中去 ;属性包 Synplify为VHDL提供了一个属性包，在Synplify_install_dir/lib/vhd/synattr.vhd 。内容有时间约束，如对黑匣子的时间约束，供应商提供的一些属性，还有一些综合属性以帮助你实现你的综合目的。使用时只需在VHDL源文件的开头加入以下属性包调用语句 library synplify; use synplify.attributes.all; ;四、用户界面;五、工程流程;1 创建工程—使用project wizard;工程名;;1 创建工程---使用工具栏快捷按钮;方法二;方法三;2）添加文件;2 源代码错误检查;综合检查;3 使用rtl观察编译结果 执行 run/compile only命令;4 使用scope设计综合约束文件;SCOPE窗口;1)Clock 定义一个信号作为时钟 Enable 标志约束是否生效 Clock 说明时钟信号名 Value 说明时钟的数值单位为Mhz或ns Units 说明Value一栏的单位Mhz或ns Duty cycle 说明时钟的占空比单位是ns或% Units 说明时钟的占空比的单位ns或% Improve 希望改善由这个时钟控制的寄存器的路径延迟的数量 这个数值可以根据Synplify的时间报告中关于相关寄存器的路径延迟的负裕量给出这是一个高级用户选项 Route 希望改善由这个时钟控制的寄存器的路径延迟的数量 与Improve有所不同的??这一栏的数值应填入布局布线工具的时间报告与Synplify的时间报告相差的数值这也是高级用户选项Improve和Route可以同时使用 Units 说明Improve和Route选项的单位只能是ns Comments 允许你加入一些注释 ;2) Clock to Clock 说明不同时钟间沿到沿的延迟,可以用来定义不同时钟 控制的触发器之间的最大允许延迟说明一条时钟间的 False Path 或是描述一个不对称占空情况的时钟 Clock1 说明第一个时钟的名字 Edge1 说明是第一个时钟的上升或下降沿 Clock2 说明第二个时钟的名字 Edge2 说明是第二个时钟的上升或下降沿 Value 说明两个沿之间的延迟值或false false选项指定两个沿之间的路径将被被忽略 ;3 ) Input/Output 建立FPGA的I/O端口与外部环境界面的模型,缺省的FPGA外部延迟为0 Port 说明端口名 Type 说明端口类型Input 或 Output Value Improve Route等与前面的相同或类似 4) Registers 这个约束的目的是按照给定的时间缩短进入一个寄存器或由其输出的路径延迟 Type 说明是输入路径还是输出路径 Object 说明指定寄存器的名字 其他如Improve Route Units等与前相同或类似 ;5 Multicycle Paths 说明通过寄存器的多时钟周期路径通过这项约束你可 以为输入或由一个寄存器输出的或是通过一条连线net 的所有路径添加额外的时钟周期以放宽时间约束 Type 说明路径是输入或输出指定的端口或寄存器或连线 Port/Register/Net 说明指定路径时依据的端口或寄存器名 Value 说明为该路径提供的全部时钟周期的总数必须是整数 Units 说明Value的单位只能是个周期 其他与前相同或类似 6. False Path 定义在时间分析或优化忽略的路径其中Port/Register/Net Type等与