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PAGE 10 电子课程设计 —数字秒表的设计 数字秒表的设计 一、设计任务与要求 1、数字秒表的计时范围是0秒~59分59.99秒，显示的最长时间为59分59秒。 2、数字秒表的计时精度是10ms。 3、复位开关可以在任何情况下使用，即便在计时过程中，只要按一下复位开关，计时器就清零，并做好下次计时的准备。 4、具有启/停开关，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关则停止计时。 二、总体框图 高/低电平 高/低电平 频率信号输入 微妙模块 秒模块 分模块 置数/位选 显示模块 进位 进位 由频率信号输出端输出频率为100HZ的时钟信号，输入到微妙模块的时钟端clk，微妙模块为100进制的计数器，产生的进位信号co输入到下一级秒模块的 时钟端，以此类推，直到分模块计数到59进60时，产生的进位信号不输出，计数清零。将微妙、秒、分产生的计数通过置数/位选再通过显示模块实时显示。 设计方案：利用一块芯片完成除时钟源，按键和显示器之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小，设计周期短，调试方便，故障率地和修改升级容易等特点， 本设计采用自顶向下，混合输入方式（原理图输入——顶层文件链接和VHDL语言输入——各模块程序设计）实现数字秒表的设计，下载和调试。 三、功能模块 微秒模块 采用VHDL语言输入方式，以时钟clk，清零信号clr以及暂停信号STOP为进程敏感变量，程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity MINSECONDb is port(clk,clrm,stop:in std_logic;时钟/清零信号 secm1,secm0:out std_logic_vector(3 downto 0);秒高位/低位 co:out std_logic);输出/进位信号 end MINSECONDb; architecture SEC of MINSECONDb is signal clk1,DOUT2:std_logic; begin process(clk,clrm) variable cnt1,cnt0:std_logic_vector(3 downto 0);计数 VARIABLE COUNT2 :INTEGER IF CLKEVENT AND CLK=1THEN IF COUNT2=0 AND COUNT210 THEN COUNT2:=COUNT2+1; ELSE COUNT2:=0; DOUT2= NOT DOUT2; END IF; END IF; if clrm=1 then当clr为1时，高低位均为0 cnt1:=0000; cnt0:=0000; elsif clkevent and clk=1 then if stop=1 then cnt0:=cnt0; cnt1:=cnt1; end if; if cnt1=1001 and cnt0=1000 ; then当记数为98（实际是经过59个记时脉冲） co=1;进位 cnt0:=1001;低位为9 elsif cnt01001 then小于9时 cnt0:=cnt0+1;计数 --elsif cnt0=1001 then --clk1=not clk1; else cnt0:=0000; if cnt11001 then高位小于9时 cnt1:=cnt1+1; else cnt1:=0000; co=0; end if; end if; end if; secm1=cnt1; secm0=cnt0; end process; end SEC; 程序生成器件如图： 微妙模块生成的器件可以实现带有100进制进位和清零功能，暂停等功能，MINSECONDb输入为100HZ脉冲和低电平的清零信号CLR与暂停信号STOP，输出微妙个位、十位及进位信号CO。 2、秒模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity SECOND is port(clk,clr:in std_logic;时钟/清零信号 sec1,sec0:out std_logic_vector(3 downto 0);秒高位/低位 co:out std_