实验二 7段数码显示译码器.docVIP

《EDA与数字系统设计》实验报告 2012～2013学年 第 一 学期 2009级 通信工程 专业 班级：2009122 学号：200912205 姓名：王婷婷 PAGE 第 2 - 页 共 NUMPAGES 2 页 实验二 7段数码显示译码器 【实验目的】 设计七段显示译码器，并在实验板上验证 学习Verilog HDL文本文件进行逻辑设计输入； 学习设计仿真工具的使用方法； 【实验内容】 1．实现BCD/七段显示译码器的“ Verilog ”语言设计。 说明：7段显示译码器的输入为：IN0…IN3共5根， 7段译码器的逻辑表同学自行设计，要求实现功能为：输入“ 0…15 ”（二进制），输出“ 0…9…F ”（显示数码），输出结果应在数码管（共阴）上显示出来。 使用工具为译码器建立一个元件符号 设计仿真文件，进行验证。 编程下载并在实验箱上进行验证。 【实验原理】 七段数码管的内部是组合电路，通常的小规模专用IC，例如74或4000系列的器件只能作十进制BCD译码器，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制书的译码显示，最方便的方法就是利用译码程序在FPGA|CPLD中来实现。首先是七段BCD译码器的设计，然后其他操作与实验一相同。 【程序源代码】（加注释） module LEDS7(IN,LEDS); 定义函数名 input [3:0]IN; 定义输入/输出变量，以及中间变量IN output[6:0]LEDS; reg [6:0]LEDS; always@(IN) Begin 定义显示不同16进制数时对应的二极管的状态 case(IN) 4b0000:LEDS=7b0111111; 4b0001:LEDS=7b0000110; 4b0010:LEDS=7b1011011; 4b0011:LEDS=7b1001111; 4b0100:LEDS=7b1100110; 4b0101:LEDS=7b1101101; 4b0110:LEDS=7b1111101; 4b0111:LEDS=7b0000111; 4b1000:LEDS=7b1111111; 4b1001:LEDS=7b1101111; 4b1010:LEDS=7b1110111; 4b1011:LEDS=7b1111100; 4b1100:LEDS=7b0111001; 4b1101:LEDS=7b1011110; 4b1110:LEDS=7b1111001; 4b1111:LEDS=7b1110001; default:LEDS=7b0111111; 以上情况均不符合时，显示0 end case end endmodule 程序结束 【仿真和测试结果】 【心得和体会】 本次实验运用“ Verilog ”语言实现了把16进制数用七段数码管显示的目的，熟悉了QuartusII开发环境下的综合、适配、下载和运行程序，以及结合DEA6000进行管脚分配，较好地实现了实验目的。