VHDL实验报告自动打铃系统曹刚DOC.docVIP

第二次实验 自动打铃系统（14） 姓名： 曹刚 学号： 1228401082 班级：12电子信息工程 实验目的 1、综合运用EDA技术，完成自动打铃系统的设计和操作； 2、进一步熟悉EDA技术的开发流程，掌握文件编辑、编译、仿真、下载验证等环节的实现方法和使用技巧； 3、通过本实践环节，培养科学和严谨的工作作风。 实验要求 1.用6个数码管实现时，分、秒的数字显示； 2.能设置当前时间； 3.能实现上、下课打铃及起床铃、熄灯铃功能； 4.能实现整点报时功能，并能控制启动和关闭； 5.能实现调整打铃时间和间歇长短的功能； 实验设计说明 根据设计要求，可以将自动打铃系统的划分为以下几个模块： 1.状态机：系统有多种显示模式，设计中将每种模式当成一种状态，采用用状态机来进行模式切换，将其作为系统的中心控制模块； 2.计时调时模块：用于完成基本的数字钟功能； 3.打铃时间设定模块：系统中要求打铃时间可调，此部分功能相对独立，单独用一个模块实现； 4.打铃长度设定模块：用以设定打铃时间的长短； 5.显示控制模块：根据当前时间和打铃时间等信息决定当前显示的内容； 6.打铃控制模块：用于控制铃声音乐的输出； 7.分频模块、分位模块、七段数码管译码模块等； 以上各模块可用下图表示其间的联系。 按键 按键 状态机 计时调时模块 打铃时间 设定模块 打铃长度 设定模块 显示控制及打铃控制模块 七段数码管 译码电路 七段数码管 铃声音乐控制模块 闪烁指示信号 模块启动信号 和按键调节信号等 当前时间 打铃时间 铃声长度 打铃指示 信号等 实验原理 用层次化设计的方法以VHDL语言编程实现以下功能： 具有“时”、“分”、“秒”计时功能；时为24进制，分和秒都为60进制。 具有消抖功能：手工按下键盘到是否这个过程大概50ms左右，在按下开始到弹簧片稳，定接触这段时间为5-10ms，从释放到弹片完全分开也是5-10ms，在达到稳定接触和完全分开的微观过程中，电平是时高时低的，因此如果在首次检测到键盘按下时延时10ms再检测就不会检测到抖动的毛刺电平了。64Hz的信号周期为15.6ms，正适合做消抖信号。 具有校时和清零功能,能够用4Hz脉冲对“小时”和“分”进行调整，并可进行秒清零； 具有整点报时功能。在59分51秒、53秒、55秒、57秒发出低音512Hz信号,在59分59秒发出一次高音1024Hz信号,音响持续1秒钟,在1024Hz音响结束时刻为整点。 具有一键设定闹铃及正常计时和闹铃时间的显示转换。闹时时间为一分钟。 具有学校的上下课铃，熄灯铃的功能，并且可以控制打铃时间的长短。 总体的设计框图如下 图 自动打铃系统总体设计框图 实验模块 1.时钟模块设计： 时钟模块是学校打铃器最基本的模块，主要实现基本计时、调时、调分功能，包括秒计数模块、分计数模块、时计数模块。 秒计数模块： 如图所示为秒计数模块符号图。输入端口clr是秒计数模块的清零信号，也是整个数字中的使能信号，低电平有效； clk是秒脉冲输入端口，外接分频模块频率为1Hz的时钟信号；输出端口cq0[3..0]是秒时钟的低位，cq1[3..0]是高位；co端口是进位输出端口，当秒计数到59时输出高电平，其它时候输出低电平。 模块图如图。六十进制带进位计数器，可清零，当q0计满9后q1增加1，当q0满9且q1记满5，q1、q0同时归零，co输出为高电平。q1为十位q0为个位。 ②分计数模块： 如图所示为分计数模块符号图。输入端口clr1是分计数模块的清零信号，也是整个数字中的使能信号，低电平有效； clk1是秒脉冲输入端口端口；cq2[3..0]是分计时的低位，cq3[3..0]是分计时的高位；cout端口是进位输出端口，接时计数的clk1作为时钟输入，当秒计数到59时输出高电平，其它时候输出低电平。 ③时技术模块： 如图所示为时计数模块符号图。输入端口clr是时计数模块的清零信号，也是整个数字中的使能信号，低电平有效； clk是秒脉冲输入端口输出端口；q0[3..0]是分计时的低位，q1[3..0]是分计时的高位。 此为24进制无进位计数器，当计数信号计到23后再检测到计数信号时会自动归零。带清零，clk输入为分秒进位相和的结果。q1为十位，q0为个位。 2.分频模块设计： 晶体振荡器是构成数字时钟的核心，振荡器的稳定度及频率的精度决定了数字钟计时的准确程度，它保证了时钟的走时准确及稳定。石英晶体的选频特性非常好，只有某一频率点的信号可以通过它，其它频率段的信号均会被它所衰减，而且振荡信号的频率和振荡电路中的R、C元件的数值无关[7]。 模块图如图所示。由四个分频器构成，输入信号in_clk为1024Hz脉冲信号。把输入的8192Hz信号分频为四个脉冲信