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《数字集成电路设计》复习提纲(1-7,10,11章)
2011-12
1. 数字集成电路的成本包括哪几部分？
2. 数字门的传播延时是如何定义的？
3. 集成电路的设计规则(design rule)有什么作用？
4. 什么是MOS晶体管的体效应？什么是沟道长度调制效应？
5. 写出一个NMOS晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应）
注：NMOS晶体管的栅、源、漏、衬底分别用G、S、D、B表示。
6. MOS晶体管的本征电容有哪些来源？
7. 对于一个CMOS反相器的电压传输特性，请标出A、B、C三点处NMOS管和PMOS管各自处于什么工作区？
Vin=0、VDD、VM时，两个管子什么区？
8. 在CMOS反相器中，NMOS管的平均导通电阻为Reqn，PMOS管的平均导通电阻为Reqp，请写出该反相器的总传播延时定义。
9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。
10. CMOS电路的功耗有哪三类？这三类功耗分别由什么引起的？
11. 同步寄存器的建立时间、维持时间、传播延时的含义是什么？
12. 以下三级反相器链，请问使得总延迟最小的每级反相器的f是多少？最小的总延迟是多少？假设标准反相器的延迟为tp0。
13.
(1)用静态互补CMOS门实现如下功能，画出电路连接图。
(2)为使上述逻辑门的延迟与以下尺寸的反相器相同，请给出各晶体管的尺寸。
反相器尺寸：NMOS管=1，PMOS管=2。
14. 分析下列动态电路的功能。
15. 下面的电路是什么功能？
16.
描述超前进位加法器的基本原理。
17.
CLK1和CLK2存在正时钟偏差，即CLK2比CLK1晚。
（1）给出最小时钟周期的约束表达式，考虑时钟偏差。
（2）给出确保电路不出错的时序约束表达式(与寄存器维持时间相关的约束)
18.
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