数字逻辑第7章.pptVIP

Chapter 7 Sequential Logic Design Principles( 时序逻辑设计原理 ) Latches and Flip-Flops (锁存器和触发器 ) Clocked Synchronous State-Machine Analysis (同步时序分析) Clocked Synchronous State-Machine Design (同步时序设计) Review of Last Class (内容回顾) 锁存器与触发器 D Flip-Flops (D触发器) Negative-Edge-Triggered D Flip-Flop(负边沿触发的D触发器) D Flip-Flop with Enable(具有使能端的D触发器) Scan Flip-Flop (扫描触发器) Master/Slave S-R Flip-Flop(主从式S-R触发器) 主从式S-R触发器的内部时序 Master/Slave J-K Flip-Flop(主从式J-K触发器) Master/Slave J-K Flip-Flop(主从式J-K触发器) 具有多输入端的J-K触发器 Edge-Triggered J-K Flip-Flop(边沿J-K触发器) 利用门电路传输延迟时间的边沿J-K触发器 第7章作业（P468） 7.3