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课程设计报告 课程设计题目：四位加法并行器 学生姓名 ：黄冲 专 业 ：计算机科学与技术 班 级 ：1120702 学 号 ：201120070231 指导教师 ：汪宇玲 2014年 01月 05日 目录 一、需求分析………………………………1 二、总体设计………………………………1 三、详细设计………………………………3 四、设计步骤………………………………7 五、设计心得………………………………12 六、参考文献………………………………12 PAGE PAGE 1 一、需求分析： 1． 掌握并行加法器的原理及其设计方法。 2 ．熟悉CPLD 应用设计及ispDesignexepert Project navigator 软件和 CMPP的使用。 二、总体设计： 1）实验设备： 1 . TDN-CM+或 TDN-CM++教学实验系统一套。 2 ．PC 微机一台。 3 . CMPP 和 ispDesignexepert Project navigator 2）实验原理 ： 本节设计使用大规模可编程逻辑器件 CPLD 来设计实现一个 4 位的并行进位加法器。传统的数字系统设计只能是通过设计电路板来实现系统功能，而采用可编程逻辑器件，则可以通过设计芯片来实现系统功能。从而有效地增强了设计的灵活性，提高了工作效率。并能够缩小系统体积，降低能耗，提高系统的性能和可靠性。 实验系统中采用的器件是 Lattice 公司的 ispLSI 1032 芯片，isp 是指芯片具有“在系统可编程功能”，这种功能可随时对系统进行逻辑重构和修改，而且只需要一条简单的编程电缆和一台 PC 计算机就可以完成器件的编程。 ispLSI1032 芯片的等效逻辑门为 6000 门，具有 128 个宏单元，192 个触发器和 64 个锁存器，其共有 84 个引脚，其中 64 个为 I/O 引脚。ispLSI1032 芯片的结构图如图 2.2-1 所示。 对该器件的逻辑系统设计是通过使用硬件描述语言或原理图输入来实现的，硬件描述语 言有 ABEL、VHDL 等多种语言，本节实验是使用原理图输入来进行编程的。 下面是一个用原理图输入设计一个四位并行加法器加法器的例子。该加法器采用并行进位，有两组四位加数 A3～A0、B3～B0 输入，四位本地和 F3～F0输出，一个低位进位 C0输入及一个本地进位 CY 输出。 系统采用 ispDesignEXPERT 软件来对可编程逻辑器件 ispLSI1032 进行编程设计实验。 ispDesignEXPERT 可采用原理图或硬件描述语言或这两种方法的混合输入共三种方式来进行设计输入，并能对所设计的数字电子系统进行功能仿真和时序仿真。其编译器是此软件的核心，它能进行逻辑优化，并将逻辑映射到器件中去，自动完成布局与布线并生成编程所需要的熔丝图文件。该软件支持所有 Lattice公司的 ispLSI 器件。 详细设计： 1）加法器是计算机的基本运算部件之一。 （1）若不考虑进位输入,两数码Xn,Yn相加称为半加,如下图为半加其功能表: Xn Yn Hn 0 0 0 1 0 1 0 1 1 1 1 0 半加器功能表 (b)半加器逻辑图 （2）将Xn Yn以及进位输入Cn-1相加称为全价，其功能表如下图： Xn Yn Cn-1 Fn Cn 0 0 0 0 0 0 0 1 1 0 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 1 1 1 1 1 1 a.（全加器功能表） 全加器的逻辑图 由功能表可得全加和Fn和进位输出Cn表达式： Fn=Xn Yn Cn-1+ Xn Yn Cn-1+ Xn Yn Cn-1+ Xn Yn Cn-1 Cn= Xn Yn Cn-1+ Xn Yn Cn-1+ Xn Yn Cn-1+ Xn Yn Cn-1 Fn还可以用两个半加器来形成： Fn=Xn eq \o\ac(○,+)Yn eq \o\ac(○,+)Cn-1 如此，将n个全加器相连可得n位加法器，如图： F4 F4 F3 F2 F1 X4 Y4 X3 Y3 X2 Y2 X1 Y1 C4 C3 C2 C1 C0 Xn Yn Xn Yn Xn Yn Xn Yn 但加法时间较长，只是因为其位间进位使串行的传送的，本位全加和Fi必须等低位进位Ci-1来到