适用多功能数字钟(eda技术课程设计).docVIP

成绩 成绩 课 程 设 计 说 明 书 课程设计名称： EDA技术课程设计 题 目： 适用多功能数字钟 学 生 姓 名： 王 江 海 专 业： 信 息 工 程 学 号： 312007080609114 指 导 教 师： 杨 坤 明 日期：2010年 6月 18日 适用多功能数字钟 摘 要：Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog HDL对适用多功能数字钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。 本文的研究内容包括:应用Verilog HDL对适用多功能数字钟进行设计。 关键词：适用多功能数字钟；硬件描述语言 Abstract： Verilog is the most widely used hardware description language.It can be used to the modeling, synthesis, and simulation stages of the hardware system design flow. With the scale of hardware design continually enlarging, describing the CPLD with HDL become the mainstream of designing ASIC and other IC.To comprehend Verilog HDL and get some knowledge of CPLD device, we design a block with several functions with Verilog HDL. This thesis is about to discuss the above there aspects: Design Apply to the multifunctional digital clock with Verilog HDL. Keywords：Apply to the multifunctional digital clock; hardware description language 目 录 TOC \o 1-3 \h \z \u 1 前言 1 1.1课题的背景和目的 1 1.2 EDA技术的介绍 1 1.3 EDA技术的发展 2 1.4 EDA技术的发展趋势 2 2 总体方案设计 4 2.2方案比较 4 2.3 方案论证 5 2.4方案选择 5 3.单元模块电路简介与设计 7 3.1 晶体振荡电路模块 7 3.2 JTAG下载电路模块 7 3.3 显示电路模块 7 3.4 闹钟驱动电路模块 8 3.5 电源电路模块 8 4.基于Verilog HDL语言的软件设计 11 5系统仿真及调试 20 6 设计总结 23 6.1设计小结……………………………………...……………………………………….23 6.2设计收获…………………………………...…..……………………………………..23 6.3设计改进…………………………………...…..……………………………………..23 7致谢 24 8参考文献 25 附录一：CPLD中顶层模块连接图 26 附录二：在QuartusII软件中利用硬件描述语言描述电路后，用RTL Viewers生成的对应的电路图如下 27 1 前言 随着电子技术的发展，现场可编程们陈列FPGA和复杂可编程逻辑器件CPLD的出现，使得电子系统的设计者利用与器件相应的电子软件CAD，可以设计出自己专用的集成电路ASIC器件。这种可编程ASIC不仅使设产品达到小型化、集成化和和高可靠性。还减小设计成本和设计周期，而且器件据用用户可编程特性。在现现代计算机技术和电子工艺的发展，使得现代数字系统的设计和应用进入了新的阶段。电子设计自动化（EDA）技术在数字设计中起的作用越来越重要，新的工具和新的设计方法不断推出，可编程逻辑器件不断增加新的模块，功能也是越来越强，硬件设计语言也顺应形势，推出新的标准，更加好用，更加便捷。 1.1课题的背景和目的 二十