北邮微机原理-储存器及储存器子系统.ppt

* DRAM控制器 DRAM控制器产生DRAM访存和刷新的时序信号，生成DRAM的行地址和列地址，能自动生成刷新地址，许多厂家设计了自己的DRAM控制器，将DRAM的所有外围支持电路集成于独立的集成电路中。 * DRAM控制器的基本结构 五部分: 地址多路开关: CPU的地址总线转换成分时的DRAM行、列地址，另一方面在地址总线与刷新地址之间进行切换 刷新地址计数器: 每次刷新均由该计数器提供刷新地址 刷新定时器: 提供刷新定时信号 仲裁电路: 因CPU访存与刷新是异步的，故有可能发生冲突，仲裁电路可依据一定的策略决定谁有优先级 定时发生器: 负责产生行、列地址选通信号，读写控制信号等 有些厂商把DRAM控制器与DRAM芯片集成于同一芯片中 * DRAM控制器的基本结构图 * 存储系统设计需考虑的问题 容量: 根据应用场合，可能需要几KB~几百KB(如嵌入式计算机)，也可能需要几MB~几GB(如系统机)。 地址(空间)安排: 对于固定程序与参数、引导程序与参数、随机程序与数据、中断向量表等的存储空间的分配，需作统一考虑与按排。即对ROM、RAM的地址分配。 数据总线宽度: 数据总线的宽度(如8，16，32，64位)决定存储器存储体的个数(1，2，4，8个)，也决定了字节使能信号的条数(BE0~BEn)。 总线上的存储器存取信号及时序: 不同的总线有不同的接口信号和时序，存储器设计时必须认真考虑。 * 存储器的接口信号 存储器通过总线与CPU连接，它们之间要交换地址信息、数据和控制信息。其接口信号如图: A0~Am D0~Dn RD WR CS SIZE XTACK/WAIT 地址信号: A0~Am 数据信号: D0~Dn 读、写信号: RD、WR(有时二者合二为一) 片选信号: CS(高地址译码产生) 多字节宽度(使能)信号: SIZE (指明存取的字节数，如字节、字、双字等) 握手信号: XTACK(对异步总线为传输应答信号) WAIT(或READY)对半同步总线为 等待请求或准备就绪。 * 存储器接口设计举例 在PC/XT总线上用62256扩充64KB RAM。 SRAM 62256为 32K?8位，需两片。 一般ROM区常安排在地址高端，RAM区常安排在低端开始(因中断向量表在低端)。若在现有的8位机上扩充RAM，则要考虑扩充的RAM地址空间与机器原有的RAM相邻接。 本次扩充的地址为: E0000H~EFFFFH。 数据线宽度: 8bit * 存储器接口设计举例 地址译码采用门电路实现 E0000H~EFFFFH= 1110 0000 0000 0000 0000~ 1110 1111 1111 1111 1111B A19~A17=111B，A16=0 A15=0, 选择第一片62256; A15=1, 选择第二片62256。 * 存储器接口设计举例 * 存储器接口设计举例 例2: 用SRAM 62256在ISA (PC/AT)总线上扩充64KB RAM。 因为ISA(PC/AT)为16位总线，故数据总线是D0~D15。 地址线为20位，且增加了高字节允许信号BHE，其接口信号与PX/XT不同。具体电路如下: * 存储器接口设计举例 * 存储器接口设计举例 用64k?16位 SRAM芯片，设计256k?32位的存储器(32位微处理器)。该芯片上的UB、LB为SRAM的高、低字节有效使能信号。 该总线上一定提供字节选择允许信号: BH0、BH1、BH2、BH3；它们对应地址信号A1~A0的编码如下: A1 A0 字节选择 数据信号 高低字节使能 0 0 BH0 D0~D7 LB 0 1 BH1 D8~D15 UB 1 0 BH2 D16~D23 LB 1 1 BH3 D24~D31 UB * 地址分配 根据题目要求，计算需该芯片8片，分为2组: D0~D15 , D16~D31; 若采用20为地址线，A0、A1用于字节选择，A2~A17用于片内选择，剩下的A18、A19作为外部译码。 * 存储器