设计一个补码定点小数乘法运算器.docVIP

姓名：何飞龙 学号：1315212010 2.设计一个补码定点小数乘法运算器。设被，乘数，积，均为补码形式的定点小数。start是启动信号，down是除法完成信号，overflow是“溢出”报警信号，reset是清零信号，clock是时钟信号。请给出此除法器的VHDL功能描述，并编写测试向量文件，通过分析模拟结果验证设计的正确性。（X 补=1.0011，Y补=1.0101） 程序代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY mult5 IS generic ( n: integer :=5; m: integer :=9 ); PORT(start,reset,clock: IN STD_LOGIC;--kaishi,fuwei,shizhong done,overflow: OUT STD_LOGIC;--wancheng,yichu y,x: IN STD_LOGIC_VECTOR(n DOWNTO 1);--bei cheng shu,chengshu p: OUT STD_LOGIC_VECTOR(m DOWNTO 1));--shuchu END ENTITY mult5; ARCHITECTURE behav OF mult5 IS SIGNAL ry: STD_LOGIC_VECTOR(n DOWNTO 1); -- SIGNAL pp: STD_LOGIC_VECTOR(m+1 DOWNTO 0);------------ SIGNAL state: integer RANGE 0 TO 5;------- BEGIN PROCESS(reset,clock) VARIABLE temp: STD_LOGIC_VECTOR(n+1 DOWNTO 1); BEGIN IF reset=0 THEN ry = (others=0); pp = (others=0); state = 0; done = 0; ELSIF clockEVENT AND clock=1 THEN CASE state IS WHEN 0= ry = y; pp = 00000 x 0; IF start= 1 THEN state = 1; END IF; WHEN 5= IF pp(1 DOWNTO 0) = 01 THEN temp := (pp(m+1) pp(m+1 DOWNTO 6)) + (ry(n) ry); ELSIF pp(1 DOWNTO 0) = 10 THEN temp:=(pp(m+1) pp(m+1 DOWNTO n+1))+NOT(ry(n) ry) + 1; ELSE temp := (pp(m+1) pp(m+1 DOWNTO n+1)); END IF; p=temp(n DOWNTO 1) pp(n DOWNTO 2); if temp(n+1)=1 then overflow =1; else overflow =0; end if; done = 1; state = 0 ; WHEN OTHERS = IF pp(1 DOWNTO 0) = 01 THEN temp := (pp(m+1) pp(m+1 DOWNTO n+1)) + ( ry(n) ry);--01 +B ELSIF pp(1 DOWNTO 0)=10 THEN temp := (pp(m+1) pp(m+1 DOWNTO n+1)) + NOT(ry(n) ry) + 1;--10-B ELSE temp := (pp(m+1) pp(m+1 DOWNTO n+1)); END IF; pp = temp pp(n DOWNTO 1); -------Cyou yi state = state + 1; END CASE; END IF; END PROCESS; END behav; 编译综合: 运行结果： RTL电路： 设计一个正数定点小数除法运算器。设被除数，除数，商，余数，均为正数。start是启动信号，down是除法完成信号，overflow是“溢出”报警信号，reset是清零信号，clock是时钟信号。请给出此除法器的VHDL功能描述，并编写测试向量文件，通过分析模拟结果验证设计的正确性。原码恢复余数法或原码不恢复余数法（加减交替法）。 程序代码： LIBRAR