原码一位乘法器.docxVIP

课程设计报告 课程设计名称：计算机组成原理课程设计 课程设计题口：定点原码一位乘法器的设计 院（系）： 专 业: 班 级: 学 号: 姓 名: 指导教师: 完成日期: 目 录 TOC \o 1-5 \h \z \o Current Document 第1章总体设计方案 1 1」设计原理 1 \o Current Document 1.2设计思路 2 \o Current Document 1.3设计环境 3 \o Current Document 第2章详细设计方案 5 \o Current Document 2」顶层方案图的设计与实现 5 \o Current Document 2.1」创建顶层图形设计文件 5 \o Current Document 2.1.2器件的选择与引脚锁定 5 \o Current Document 2.1.3编译、综合、适配 7 \o Current Document 2.2功能模块的设计与实现 7 \o Current Document 2.2.1控制器模块的设计与实现 7 \o Current Document 2.2.2寄存器和与门组成的模块的设计与实现 9 \o Current Document 2.2.3加法器模块的设计与实现 11 \o Current Document 2.2.4寄存器模块的设计与实现 14 \o Current Document 2.3仿真调试 16 \o Current Document 第3章 编程下载与硬件测试 19 \o Current Document 3」编程下载 19 \o Current Document 3.2硕件测试及结果分析 19 \o Current Document 参考文献 22 \o Current Document 附录（电路原理图） 23 第1章总体设计方案 设计原理 设计原理 原码一位乘，两个原码数相乘，其乘积的符号为相乘两数符号的界或值，数 值则为两数绝对值之积。例如： X的值为1101, Y的数值为1011, 求X ? Y数值的过程如下: 被乘数1101 部分积 乘数 0000 1011 +被乘数 1101 01101 部分积右移 0110 1101 1丢失 +被乘数 1101 10011 部分积右移 1001 1110 1丢失 +0 0000 01001 部分积右移 0100 1111 0丢失 磁乘数 1101 10001 部分积右移 1000 1111 1丢失 乘积高位 乘积低位 即 X ? Y由于在计算机内多个数据一般不能同时相加，一次加法操作只能求出两数Z 和，因此每求得一个相加数，就与上次部分积相加每次计算时，相加数逐次向左 偏移一位，由于最后的乘积位数是乘数（被乘数）的两倍，因此加法器也需增到 两倍。部分积右移时，乘数寄存器同时右移一位，所以用乘数寄存器的最低位来 控制相加数取被乘数或零，同吋乘数寄存器接收部分积右移出来的一位，完成运 算后，部分积寄存器保存乘积的高位部分，乘数寄存器中保存乘积的低位部分。 根据人工算法可以知道，原码一位乘法的整体设计应包括乘数寄存器，被乘 数寄存器，移位电路，控制器，部分积五大模块，包含一个输入、输出、控制器 模块，并作为顶层设计，以上五大模块作为底层设计，采用硕件器件设计实现。 因此，可以得出以下原理框图设计如图1.1所示： 图1?1原码一位乘的逻辑电路框图 如上逻辑框图1.1中所示，其中B为被乘数寄存器，用来存放被乘数，C为 乘数寄存器，用来存放乘数并且移位，A为部分积寄存器，存放每次相加并移位 后的数据，ALU加法器实现加法操作，移位电路用来对相加后的数据作移位处理, 计数器控制移位次数和输出结果。 1.2设计思路 定点原码一位乘法器的设计（如图1?1所示）主要包含如下两个部分。一、 运算部分：被乘数寄存器要有并入功能，从而进行被乘数的输入，被乘数寄存器 的输出和乘数寄存器的最后一位分别相与，以此来确定+X或+0；乘数寄存器要 有并入和右移的功能，从而实现乘数部分的右移，最后得到结果的低八位；被乘 数和乘数的最后一位相与的结果作为加法器的一个输入，与原部分积相加，得到 新的部分积，最后则为结果的高八位。二、控制部分：进行运算时主要有两个状 态，一个是乘数与被乘数的并入状态，一个就是乘数与部分积的右移状态。定点 原码一位乘法器的底层、顶层的设计都采用原理图设计输入方式，经编译、调试 后形成*.bit文件并下载到XCV200可编程逻辑芯片中，经硕件测试验证设计的正 确性。 1.3设计环境 (1)硬件环境 ?伟福COP2000型计算机组成原理实验仪 COP2000计算机组成原理实验系统